CS231126B1

CS231126B1 - Zapojení základního modulu programovatelného děliče kmitočtu

Info

Publication number: CS231126B1
Application number: CS829253A
Authority: CS
Inventors: Alexej Nemec
Original assignee: Alexej Nemec
Priority date: 1982-12-16
Filing date: 1982-12-16
Publication date: 1984-10-15
Also published as: CS925382A1

Abstract

Zapojení základního modulu programovatelného děliče kmitočtu složeného z programovatelného předděliče kmitočtu typu n; (n + 1)/1 připojeného svým výstupem k děliči kmitočtu, který je svými výstupy připojen ke komparátoru dvou binárních čísel X<Y, ke kterému je svými výstupy připojen scítací obvod ·£ . Výstup dvou binárních čísel X4Y je připojen k programovatelnému předděliči kmitočtu typu, nj (n + 1)/1.

Description

Vynález ae týká zapojení základního modulu programovatelného děliče kmitočtu složeného z programovatelného předděliče kmitočtu typu n; (n + 1)/1 připojeného svým výstupem k děliči kmitočtu.

V- současné době je na výěe uvedeném principu vyráběn obvod HEF 4751 - univeraální dělič kmitočtu^, který, včetně funkce, je podrobně popsán v práci Giles: Versatile LSI Frequency Synthesiser System”. Blokové schéma základního modulu programovatelného děliče kmitočtu podle Gilese je na obr. 1. Tento základní modul se skládá z programovatelného předděliče typu n; (n + 1)/1, děliče kmitočtu 10/1 a rychlostního selektoru. Dělič kmitočtu 10/1 je čtýřbitový dělič kmitočtu upravený tak, že na výstupech 1,2,4,8 se generují série impulsů o 1, 2, 4 a 8 impulsech v rámci jedné periody výstupního qignálu Rychlostní selektor zpracovává signály z děliče kmitočtu 10/1 tak, aby se na jeho výstupu pro řízení předděliče kmitočtu generoval sled impulsů závislý na nastavení čísla n·^ a vstupního přenosu P^_n podle vztahu f_zv - (P_in + η_χ) * f_ou, kde P_in » O nebo 1 a η_χ = 0 až

Nevýhodou řešení modulu podle obr. 1 jsou složité logické struktury v děliči kmitočtu 10/1 a v rychlostním selektoru. Navíc na pozici děliče kmitočtu 10/1 nelze použít běžný čítač v binárním kódu nebo BCD kódu.

Uvedené nevýhody řeší zapojení podle vynálezu, obr. 3, jehož podstata spočívá v tom, že dělič kmitočtu, který je typu ΝΛ, je svými výstupy, prvním výstupem, druhým výstupem až k-tým výstupem, připojen na první vstup, druhý vstup až na k-tý vstup komparátoru dvou binárních čísel X<Y, jehoS výstup — 2 —

231 126 je připojen na druhý vstup programovatelného předděliče kmitočtu typu n; (n + l)/l, přičemž na k-plusprvní vstup, plusdruhý vstup až na k-plusentý vstup komparátoru dvou binárních čísel X<Y je připojen k-plusprvní výstup, k-plusdruhý výstup až k-plusentý výstup sčítacího obvodu který má první vstup pro vkládání informace o přenosu z následujících stavebních bloků řízení děliče kmitočtu, přičemž druhý vstup, třetí vstup až k-tý vstup sčítacího obvodu «5. jsou určeny pro vkládání dat.

Na obr. 1 je znázorněno známé blokové uspořádání základního modulu programovatelného děliče kmitočtu sestávající z programovatelného předděliče typu n; (n + 1)/1 A, děliče kmitočtu 10/1 B, ke kterému je připojen rychlostní selektor RS C _f připojený k programovatelnému předděliči A. Na olof. 1 ja 2ra2oťwiy komparoftot dvou ČiyvUá.itových Na obr. 3 je patrno zapojení základního modulu programovatelného děliče kmitočtu podle vynálezu složeného z programovatelného předděliče kmitočtu typu n; (n * 1)/1 1, děliče kmitočtu N/l 2, komparétoru dvou binárních čísel X<Y 3 a ze sčítačky 4. Spojení těchto prvků je následující: první výstup 23, druhý výstup 24 až k-tý výstup 2k dědiče kmitočtu N/l 2 je připojen na první vstup 32, druhý vstup 33. až na k-tý vstup 3k komparátoru dvou binárních Čísel X<Y 3, jehož výstup 31 je připojen na druhý vstup 12 programovatelného předděliče typu n; (n + 1)/1 1, přičemž na k-plusprvní vstup 3k-l. k-plusdruhý vstup 3k-2 až na plusentý vstup 3k-n komparátoru dvou binárních čísel X<Y 3 je připojen k-plusprvní výstup 4k+l, k-plusdruhý výstup 4k+2 až k-plusentý výstup 4k+n sčítacího obvodu^ 4, jehož první vstup 41 je určen pro vkládání informace o přenosu z následujících stavebních bloků řízeného kmitočtu, přičemž se na jeho druhý vstup 42. třetí vstup 43 až na jeho k-tý vstup 4k vkládají data n₁₀

Novost vynálezu spočívá v tom, že rychlostní selektor RS (obr; 1) je nahrazen komparátorem dvou binárních čísel X<Y 4. Tímto se výrazně zjednoduší logická struktura děliče kmitočtu N/l 2 a lze na této poloze použít běžný čítač, který pracuje v binárním nebo BCD kódu. Další výhodou základního modulu programovatelného děliče kmitočtu podle vynálezu je tvar

- 3 231 126 signálu pro řízení dělicího poměru programovatelného předděliče kmitočtu n; (n+l)/l 1, Tento signál, na výstupu 31 komperátbru

X<Y 3, má v rámci jedné periody výstupního signálu tvar jediného impulsu, jehož šířka se mění v závislosti na nastavení čísla nj © vstupního přenosu P^_n<> To opravňuje k předpokladu, že mezní kmitočet základního modulu programovatelného děliče podle obr. 3 je vyšší než mezní kmitočet podle obr. 1, kde signál pro řízení dělicího poměru předděliče n; (n+l)/l je ve formě sledu impulsů, jejichž počet je určen nastavením čísla n-^ a vstupního přenosu . Funkce základního modulu programovatelného děliče lil kmitočtu bude dále vysvětlena v zapojení, které vyhovuje BCD kódu za předpokladu, že programovatelný předdělič n; (n+l)/l je nastavitelný pro n₂ = 1 až 9, v děliči N/l je nastaven dělicí poměr 10 a komparátor dvou binárních čísel X<Y 4 se zjednoduší na komparátor dvou čtyřbitových čísel - viz obr. 2. Dělič kmitočtu 10/1 rozděluje periodu výstupního signálu f_QU ha 10 podpeřiod, ve kterých je v děliči typu n₂; (n₂+l)/l zařazen dělicí poměr (n₂+l) pro n^ podperiod a pro zbytek, to je (10-n-^) podperiod, je zařazen dělicí poměr n₂, Dělicí poměr N děliče kmitočtu podle obr. 2 se může vyjádřit ve tvaru

N = n-^ . (n₂ + 1) + (10 - ia^) . n₂ , který lze jednoduchou úpravou převést na

N = 100 . n₂ + n-^ .

Z této rovnice je patrno, že dělič podle obr. 2 představuje programovatelný dělič kmitočtů nastavitelný BCD kódem v rozsahu dělicích poměrů 10 až 99. Případný požadavek binárního kódu lze v zapojení podle obr. 2 jednoduše realizovat záměnou děliče 10/1 za 16/1 a rozšířením předděliče n^; (n₂+1)/1 z nastavení n₂ « 1 až 9 na n₂ = 1 až 15. Položí-li se v'poslední rovnici n₂ » hj « 0, pak formálně N = 0, ale pro n₂ = O ztrácí předdělič n₂;(n₂+1)/1 fyzikální význam. Z toho vyplývá, že minimální dělicí poměr Ν^_ηděliče podle obr. 2 je roven 10 (n₂ se může volit z intervalu celých čísel 1 až 9).

231 128

- 4 Základnímu modulu lze předřazovat neomezené množství programovatelných předděličů typu 10; (11)/1 (data v BCD kódu) nebo typu 16; (17)/1 (data v binárním, kódu) s postupně narůstajícími mezními kmitočty. Z hlediska funkce je pak nutné doplnit základní modul obr. 2 dalšími komparátory čtyřbitových čísel 5^ < Y_na synchronizací programovatelných předděličů. Přidané komparátory je nutné ze strany čísel K_n připojit paralelně k základnímu komparátoru, to je k binárně váženým výstupům z děliče 10/1 (viz obr_o 2)» Sčítačka (případně polosčítačka)v základním modulu podle obr, 2 a obr. 3 realizuje tak zvaný zlomkový dělicí poměr v součinnosti popisovaného obvodu s obvodem programovatelného modulu pro vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu, který je předmětem další přihlášky vynálezu. Komparátory, jež rozšiřují základní modul, nemají předřazeny sčítačky v toku dat, takže čísla jsou pak přímo jednotlivými datovými vstupy_o

Zapojení základního modulu programovatelného děliče kmitočtu, v součinnosti se zapojením programovatelného předděliče kmitočtu typu n; (n+l)/l podle AO 231127 a- se zapojením programovatelného modulu přo vytvoření zlomkového dělicího poměru v univerzálním děliči kmitočtu podle AO 231128 lze sestavit univerzální programovatelný dělič kmitočtu s vícenásobnou zpětnou vazbou.

Toto zapojení základního modulu programovatelného děliče kmitočtu podle vynálezu umožňuje předřazení několika programovatelných předděličů typu 10; (11)/1 (data v BCD kódu), nebo typu 16; (17)/1 (data v binárním kódu). Týp programovatelného předděliče je přitom nezávislý na rozdělení digitu s nejnižší váhou, čemuž odpovídá určitý kmitočtový rastr výstupního kmitočtu syntezátoru, čímž se umožňuje velmi jednoduché programování nejnižšího, digitu bez zásahu do programování vyšších d&gitů. Proto lze systém děliče kmitočtu v vícenásobnou zpětnou vazbou považovat za nejmodernější a současně rovněž i za nejuniverzálnější v celosvětovém měřítku.

Claims

Ρ 8 B D lí Ž T VYNÁLEZU

231 126

Zapojení základního modulu programovatelného děliče kmitočtu složeného z programovatelného předděličé kmitočtu typu n; (n+l)/l připojeného svým výstupem k děliči kmitočtu, vyznačené tím, že dělič kmitočtu (2) je svými výstupy, prvním výstupem (23), druhým výstupem (24) až k-tým výstupem (2k), připojen na první vstup (32)„ druhý vstup (33) až 1-tý vstup (3k) komparátoru dvou binárních čísel (3), jéhoš výstup (31) je připojen na druhý vstup (12) pro» gramovételného předděličé kmitočtu typu n; (n+l)/l (1), přičemž na k-plusprvní vstup (3k-l), plusdruhý vstup (3k-2)'a.ž na k-plus* entý vstup (3k-n) komparátoru dvou binárních čísel (3) je připojen k-plusprvní výstup (4k-l), k-plusdruhý výstup (4k»2) až k-plusentý výstup (4k-n) sčítačího obvodu (4), který má přVní vstup (41) pro vkládání informace o přenosu z následujících stavebních bloků řízení děliče kmitočtu, přičemž druhý vstup (42), třetí vstup (43) až k-tý vstup sčítačího obvodu (4) jsou určeny pro vkládání dat (ⁿl).