CS231016B1

CS231016B1 - Connections for synchronous evaluation of signals from incremental mechanical electrical converters with enhanced resolution

Info

Publication number: CS231016B1
Application number: CS82860A
Authority: CS
Inventors: Bohumil Vancura; Josef Tomsu
Original assignee: Bohumil Vancura; Josef Tomsu
Priority date: 1982-02-08
Filing date: 1982-02-08
Publication date: 1984-09-17
Also published as: CS86082A1

Abstract

Vynález se týká oboru automatižační a řídící techniky, kde se pro snímání mechanického úhlu posuvu nebo úhlu natočení používá přírůstkových převodníků, nazývaných též inkrementální čidla. Zapojení .podle vynálezu řeěí vyhodnoceni impulsů přírůstkových mechanicko elektrických převodníků, bez vzniku chybového impulsu při změně směru snímaného pohybu « se zvýšenou rozlišovací schopností. Zapojením podle vynálezu, které využívá synchronního způsobu řízení, obvodu nonekviválance a obvody pro porovnaní úrovní stavu před a po změně snímaného pohybu, včetně synchronních monostabilníeh obvodů se docílí toho, že vyhodnocení směru snímaného pohybu je uskutečněno s časovým předstihem Dřed generováním čítacího pulsu odpovídajícího směru snímaného pohybu. Zapojení podle vynálezu lze využít v oborech automatižační, měřicí a regulační techniky.The invention relates to the field of automation and control technology, where incremental transducers, also called incremental sensors, are used to sense the mechanical angle of displacement or angle of rotation. The circuit according to the invention solves the evaluation of pulses of incremental mechanical-electrical transducers, without the occurrence of an error pulse when changing the direction of the sensed movement « with increased resolution. The circuit according to the invention, which uses a synchronous control method, a non-equivalence circuit and circuits for comparing the state levels before and after the change of the sensed movement, including synchronous monostable circuits, achieves that the evaluation of the direction of the sensed movement is carried out in advance by generating a counting pulse corresponding to the direction of the sensed movement. The circuit according to the invention can be used in the fields of automation, measurement and control technology.

Description

Vynález se týká zapojení pro synchronní vyhodnocení signálů, z přírůstkových mechanicko elektrických převodníků, se zvýSenou rozlišovací schopností, nazývaných též Inkrementální Sídla, bez vzniku chybového impulsu při zmgnS směru snímaného pohybu.The invention relates to a circuit for synchronous evaluation of signals from incremental mechanical-to-electrical converters with enhanced resolution, also called incremental settlements, without generating an error pulse when changing the direction of the sensed movement.

Převod mechanického posuvu nebo úhlu natočení je často prováděn přírůstkovými převodníky, inkrementálními čidly, které na svém výstupu dávají dva vzájemně posunuté sledy pulsů, jejichž počet je přímo úměrný přírůstku dráhy nebo úhlu natočení a jejichž fázový úhel je určen směrem snímaného pohybu.The conversion of the mechanical shift or rotation angle is often performed by incremental transducers, incremental sensors, which at their output give two mutually offset pulse sequences whose number is proportional to the increment of the path or rotation angle and whose phase angle is determined by the direction of the sensed movement.

Pro vyhodnocení výstupních impulsů těchto převodníků, tj. jejich počtu a směru pohybu, jsou používány číslicové elektronické obvody, které mohou reagovat buj na úroveň impulsů nebo na jejich hrany, a to na jednu nebo na obě hrany jednoho nebo obou impulsových průběhů, přičemž při vyhodnocování více hran se zvySuje rozlišovací schopnost převodu.To evaluate the output pulses of these converters, ie their number and direction of movement, digital electronic circuits are used, which can react to the pulse level or to their edges, to one or both edges of one or both pulse waveforms. more edges increase the resolution of the conversion.

Dosud známá zapojení číslicových elektronických obvodů při vyhodnocování změny směru snímaného pohybu zaznamenávají chybné čítání, nebol dochází k tomu, že impuls opačného směru pohybu je generován v době, kdy jeStě trvá předchozí impuls něho při generování impulsu opačného pohybu nebyla jeětě změna pohybu vyhodnocena.The prior art digital circuit circuitry in the direction of sensing the direction of motion sensing registers erroneous counting, since the opposite direction pulse is generated while the previous impulse is still being generated while generating the opposite direction pulse has not yet been evaluated.

Uvedené nevýhody odetraňuje synchronní způsob vyhodnocení signálů z převodníků v zapojení podle vynálezu. Zapojení reaguje na každou hrenu dvou vzájemně posunutých sledů pulsů na výstupu převodníku a tím elektricky zvyěujě rozlišovací schopnost převodu·,These disadvantages are obviated by the synchronous method of evaluating the signals from the converters in the circuit according to the invention. The connection reacts to each shaft of two mutually shifted pulse sequences at the output of the transducer, thereby electrically increasing the resolution of the transmission.

Synchronním způsobem řízení a využitím obvodů nonekvlvalance, s obvody pro porovnání stavu úrovní před a po změně snímaného pohybu, včetně synchronních monostabilních obvodů se docílí toho, že vyhodnocení směru snímaného pohybu je uskutečněno e časovým předstihem před generováním čítacího pulsu odpovídajícího směru snímaného pohybu.By synchronously controlling and utilizing non-equilibrium circuits, with circuitry for comparing the state of the levels before and after the change of sensed motion, including synchronous monostable circuits, it is achieved that the evaluation of the sensed motion direction is performed in advance before generating a count pulse corresponding to the sensed direction.

Na obr. 1 je bloková schéma zapojení, v němž 1 je přírůstkový převodník a výstupy Jl • 12» 2 je binární dělič se vstupem 21 a Inversním výstupem 22, 2» 2, 5 · 12 jsou bistabilní klopné obvody typu D s datovými výstupy 21, 21» 51 a 131. taktovacími vstupy 22» 22, 52 a 132, přímými výstupy 22> 22, 53 a 133 a inversními výstupy 22 · 13*. překlápěné náběžnou hranou taktovacích impulsů, 5 · Z jsou logické obvody nonekvlvalence se vstupy 51» 52» XI a £2 a inversními výstupy 63 a 73, 5 je invertor se vstupem 51 a výstupem 52, 5, li · 12 jsou monostabilní klopná obvody se vstupy 51» 101 · 121. taktovacími vstupy 52, 102 a 122. inversními výstupy 93 a 103 a přímým výstupem 123_f JJ. je logicky součinový obvod se vstupy 111 a 112 a přímým výstupem 113, a 14 a J5 jsou logické součinové obvody se vstupy 141, i 42. 151, 152 a inversními výstupy 143 a 153. 1 Je vstup vnějěího taktovacího kmitočtu,Fig. 1 is a block diagram in which 1 is an incremental converter and outputs J1 • 12 »2 is a binary divider with input 21 and Inverse output 22, 2» 2, 5 · 12 are bistable flip-flops type D with data outputs 21 , 21 »51 and 131. Clock inputs 22, 22, 52 and 132, direct outputs 22> 22, 53 and 133 and inverse outputs 22 · 13 *. flipped by the leading edge of the clock pulses, 5 · Z are non-equivalence logic circuits with inputs 51 »52» XI and £ 2 and inverse outputs 63 and 73, 5 is an inverter with input 51 and outputs 52, 5, li · 12 are monostable flip-flops inputs 51 »101 · 121. The clock input 52, 102 and 122. The inverse outputs 93 and 103 and outlet 123 _f JJ. is logically a product circuit with inputs 111 and 112 and a direct output 113, and 14 and J5 are logic product circuits with inputs 141, 42, 151, 152 and inverse outputs 143 and 153. 1 is an external clock frequency input,

S je výstup impulsů v kladném směru otáčení a £ je výstup impulsů v záporném směru otáčení.S is the output of pulses in the positive direction of rotation and β is the output of pulses in the negative direction of rotation.

M je výstup, na kterém je informace o směru otáčení čidla a který netuší být použit.M is an output that has information about the direction of rotation of the sensor and which does not have to be used.

Na obr. 2 jsou průběhy signálů v důležitých bodech zapojení podle obr. 1. A je průběh taktovacích impulsů na vstupu 21 binárního děliče 2» 2 je průběh taktovacích Impulsů na Inversním výstupu 22 binárního děliče 2» £ a £ jsou průběhy signálů na výstupech 11 a 12 převodníku 1, £ a £ jsou průběhy signálů na přímých výstupech 22 a 22 bistabilních klopných obvodů 2 a 2» £ je invertovaný výstup logického obvodu nonekvlvalance 2 invertorem 5, B a £ jsou výstupy monostabilních klopných obvodů 5 a 15» jí je výstup 113 logického součinového hradla li» K je přímý výstup 53 bistabilního klopného obvodu 5, £ je inverzní výstup 52 logického obvodu nonekvlvalence 5, £ je přímý výstup 134 bistabilního klopného obvodu 12» 2 je výstup 123 monostabilního klopného obvodu 12, £ a £ jsou inverzní výstupy 143 a 153 logických součinových hradel 12 a 15·Fig. 2 shows the waveforms at the important wiring points shown in Fig. 1. And is the waveform of the pulse pulses at the input 21 of the binary divider 2 »2 is the waveform of the pulse pulses at the inverse output 22 of the binary divider and 12 of the converter 1, £ and £ are the waveforms of the direct outputs 22 and 22 of the bistable flip-flops 2 and 2. »£ is the inverted output of the logic circuit 2 by inverter 5, B and £ are the monostable flip-flops 5 and 15 113 is the direct output 53 of the bistable flip-flop 5, je is the inverse output 52 of the logic circuit of the nonqualification 5, £ is the direct output 134 of the bistable flip-flop 12, 2 is the output 123 of the monostable flip-flop. outputs 143 and 153 of logic product gates 12 and 15 ·

Princip zapojení podle vynálezu jo následující: Výstupy Jl a J2 přírůstkového převodníku 1 jzou po řadě připojeny na datové vstupy 21 · 41 bistabilnlch klopných obvodů 2 · 2» jejichž paralelně spojené taktovaeí vstupy 22 22 jsou připojeny na Inversní výstup 22 binárního děliče 2· Přímé výstupy 33 a 22 bistabilních klopných obvodů 2 * A přípoje3The principle of the connection according to the invention is as follows: The outputs J1 and J2 of the incremental converter 1 are connected in series to data inputs 21 · 41 of bistable flip-flops 2 · 2 »whose parallel connected clock inputs 22 22 are connected to Inverse output 22 of binary divider 2 33 and 22 bistable flip-flops 2 * A connections3

2310,6 ny na vstupy 7i a72 logického obvodu nonekvivalenee 2, přímý výstup JJ bistabilniho klopného obvodu J je dále připojen na vstup £2 logického obvodu nonekvivalenee £. Inversní výstup 44 bistabilniho klopného obvodu A je připojen na datový vstup ÍL bistabilniho klopného obvodu 5., jehož taktovací vstup 52 je připojen ne přímý výstup 113 logického součinového obvodu li, který je dále připojen na vstup 121 monostabilního klopného obvodu 12·«« taktovací vstup i 32 bistabilniho klopného obvodu J_l· Přímý výetup 5J bistabilniho klopného obvodu 5, je připojen na vstup 6i logického obvodu nonekvivalenee £, jehož inversní výstup £J je připojen ne detový vstup JJl bistabilniho klopného obvodu jj. Přímý výstup JJJ bistabilniho klopného obvodu 13 je připojen ne vstup 141 logického součinového obvodu JA, inversní výstup 134 bistabilniho klopného obvodu il je připojen jednak na vstup 151 logického součinového obvodu 15. jednak je připojen k vývodní svorce U. Inversní výstupy 143 a; 153 logických aoučinových obvodů JA a Ji jaou připojeny na vývodní svorky fi a £. Inversní výstup 21 logického obvodu nonekvivalenee 2 je připojen jednak přímo na vatup 2l monostabilmího klopného obvodu 2, jednak přes invertor £ na vstup lOl monostabilního klopného obvodu 10. Inversní výstupy 93 a 103 monostabilních klopných obvodů J » li jaou připojeny na vstupy 111 a 112 logického součinového obvodu Ji· Inversní výstup 123 monostabilního klopného obvodu 12 je připojen na paralelné spojené vstupy 142 a 152 logických součinových obvodů 14 a 15.· Paralelně spojené taktovací vstupy 92. 102 a 122 monostabilních klopných obvodů 2, 10 12 jsou připojeny na vstupní svorku A, na kterou je zároveň přiváděn vnější taktovací kmitočet.2310.6 ny to inputs 7i and 72 of non-equivalence logic circuit 2, the direct output J of bistable flip-flop J is further coupled to input 8 of non-equivalence logic circuit 6. Inverse output 44 of bistable flip-flop A is connected to data input 11 of bistable flip-flop 5, whose clock input 52 is connected to direct output 113 of logic product circuit 11, which is further connected to input 121 of monostable flip-flop 12. A direct output 5J of the bistable flip-flop 5 is connected to the input 6i of the non-equalized logic circuit 6, whose inverse output 6 is connected to the detector input 11 of the bistable flip-flop. The direct output 11 of the bistable flip-flop 13 is connected to the input 141 of the logic product IC, the inverse output 134 of the bistable flip-flip circuit 11 is connected to the input 151 of the logic product 15 and connected to the output terminal U. The 153 logic and power circuits JA and Ji are connected to the output terminals fi and.. The inverse output 21 of the logic circuit 2 is connected directly to the inlet 21 of the monostable flip-flop 2, and via the inverter 8 to the input 10 of the monostable flip-flop 10. The inverse outputs 93 and 103 of the monostable flip-flops are connected to logic inputs 111 and 112. the inverse output 123 of the monostable flip-flop 12 is connected to the parallel connected inputs 142 and 152 of the logic product circuits 14 and 15. · The parallel connected clock inputs 92, 102 and 122 of the monostable flip-flops 2, 10 12 are connected to the input terminal A to which the external clock frequency is also fed.

činnost zapojení je zřejmá z průběhu signálů na obr. 2.the operation of the wiring is apparent from the waveforms of FIG. 2.

Claims

Circuit for synchronous signal evaluation from incremental mechanical-to-electrical converters with enhanced resolution, characterized in that the outputs (11) and (12) of the incremental converter (1) are connected in series to data inputs (31, 41) of bistable flip-flops (3) 4), whose parallel connected clock inputs (32, 42) are connected to the inverse output (22) of the bistable divider (2), while the direct outputs (33, 43) of the histable flip-flops (3, 4) are connected to and inputs (71) (72), the non-equivalence logic circuit (7), the direct output (33) of the bistable flip-flop (3) is longer connected to the non-equivalency (6) logic input (62), while the inverse output (44) of the bistable flip-flop (4) is connected to a bistable flip-flop (5) data input (5), the clock input (52) of which is connected to the bistable flip-flop (13) clock input (132), which is further coupled to the input (12) 1) a monostable flip-flop (12) while being connected to the direct output (1,3) of the logic product circuit (11), the direct output (53) of the bistable flip-flop (5) is connected to the input (6) of the non-equivalence logic circuit (6), whose inverse output (63) is connected to the data input (131) of the bistable flip-flop (13), whose direct output (133) is connected to the input (14,) of the idle product circuit (14), ) of the bistable flip-flop (13) is connected to the input (151) of the logic product circuit (15) and to the output terminal (M), and the inverse outputs (143, 153) of the logical product circuit (14, 15) are connected to terminals (0, P), while the inverse output (73) of the logic circuit non-equal (7) is connected directly to the input (91) of the monostable flip-flop (9) and through the invertotr (6) to the input <10,) circuit (10), wherein inversn the outputs (93, 103) of the monostable flip-flops (9, 10) are connected to the inputs (111, 1,2) of the logic product circuit (11), the inverse output (123) of the monostable flip-flops (, 2) is connected to inputs (142, 152) of logic product circuits (14, 15), wherein the parallel coupled clock inputs (92, 102,, 22) of the monostable flip-flops (9, 10,, 2) are connected to the input (21) of the binary divider (2) ), which is also connected to the input terminal (A), to which the clock pulses are applied.