CS228160B1 - Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output - Google Patents
Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output Download PDFInfo
- Publication number
- CS228160B1 CS228160B1 CS838181A CS838181A CS228160B1 CS 228160 B1 CS228160 B1 CS 228160B1 CS 838181 A CS838181 A CS 838181A CS 838181 A CS838181 A CS 838181A CS 228160 B1 CS228160 B1 CS 228160B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- binary
- output
- multiplexer
- multiplier
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Vynález se týká oboru číslicových počítačů a je určen pro numerické řečení diferenciálních rovnic. Podstatou vynálezu je přírůstkový maticový procesor složený z řady mikroprocesorových prvků, se zadávacím obvodem na výstupu počítačky, řečícím novým způsobem paralelná činnost mikroprocesorů, přičemž modulová koncepce umožňuje snadnou rozšiřitelnost. Technické uspořádání upravuje jednoduché programování, jednoduchou kontrolu činnosti a snadnou interpretaci řeSení. Rovněž se řeSí -pohodlně spojení s operátorem a možnost rychlé změny parametrů úlohy. Kromě hlavních znaků existují dalěí možné varianty.The invention relates to the field of digital computers and is intended for numerical solution of differential equations. The essence of the invention is an incremental matrix processor composed of a number of microprocessor elements, with an input circuit at the output of the computer, which provides a new way of parallel operation of microprocessors, while the modular concept allows easy expansion. The technical arrangement provides for simple programming, simple control of operation and easy interpretation of the solution. It also provides for convenient connection with the operator and the possibility of quick change of task parameters. In addition to the main features, there are other possible variants.
Description
(54) Kombinační přírůstkový maticový mikroprocesor se zadávacím obvodem ve výstupu sečitačky(54) Combination incremental matrix microprocessor with input circuit in the mower output
Vynález se týká oboru číslicových počítačů a je určen pro numerické řečení diferenciálních rovnic. Podstatou vynálezu je přírůstkový maticový procesor složený z řady mikroprocesorových prvků, se zadávacím obvodem na výstupu počítačky, řečícím novým způsobem paralelná činnost mikroprocesorů, přičemž modulová koncepce umožňuje snadnou rozšiřitelnost. Technické uspořádání upravuje jednoduché programování, jednoduchou kontrolu činnosti a snadnou interpretaci řeSení. Rovněž se řeSí -pohodlně spojení s operátorem a možnost rychlé změny parametrů úlohy. Kromě hlavních znaků existují dalěí možné varianty.The present invention relates to the field of digital computers and is intended for numerically speaking differential equations. The present invention is based on an incremental matrix processor composed of a series of microprocessor elements, with an input circuit at the output of a computer, in a new way, the parallel operation of microprocessors, the modular concept allowing for easy scalability. The technical layout provides for simple programming, simple operation control and easy interpretation of the solution. It also provides a convenient connection with the operator and the possibility to quickly change the parameters of the task. In addition to the main features, there are other possible variants.
Vynález se týká kombinačního přírůstkového maticového mikroprocesoru se zadávacím obvodem ve výstupu sečítečky, u kterého se řeSí nový mikroprocesor b jeho zapojení.The present invention relates to a combination incremental matrix microprocessor with an input circuit in the output of an adder, in which a new microprocessor is solved by its connection.
Problémy současné vědy a techniky vyžaduji realizaci rozsáhlých výpočtů, jako např. řeSení složitých systémů lineárních a nelineárních parciálních diferenciálních rovnic, operace s velkými maticemi, epod, Uvedené typy úloh vyžadují, pro přijatelné doby řešení, počítače, jejichž rychlosti jsou v porovnání s běžnými velkými počítači asi 1 OOx vyšší.Problems of current science and technology require extensive computations, such as solving complex systems of linear and nonlinear partial differential equations, large matrix operations, epodes. These types of tasks require, for acceptable solution times, computers whose velocities are compared to conventional large computer about 10x higher.
Počítače, určená pro řízení procesů v reálném čase, musí kromě požadované rychlosti také vyhovovat požadavkům vysoké spolehlivosti. Požadavky nelze splnit u běžných počítačů, jejichž střední doby mezi poruchami se pohybuji v rozmezí 1 000 až 10 000 hodin. Zvyšováni operační rychlosti počítačů s využitím nových fyzikálních principů konstrukčních prvků, tj. zvyěováním rychlosti elektronických obvodů je omezené.Computers designed for real-time process control must meet high reliability requirements in addition to the required speed. Requirements cannot be met for regular computers whose mean time between failures is between 1,000 and 10,000 hours. Increasing the operating speed of computers using new physical principles of design elements, ie increasing the speed of electronic circuits is limited.
Další zvýěení výkonnosti umožňují organizační a struktuální změny. Jde především o specializaci a paralelní činnost jednotlivých částí počítače. Dosud známé univerzální počítačové systémy - multiprocesory jsou charakterizovány tím, že věechny procesory kromě své lokální paměti mají stejný přístup do hlavní paměti, a že mezi sebou komunikují jenom přes hlavní pamět.Organizational and structural changes can further enhance performance. It is mainly the specialization and parallel activity of individual parts of the computer. Previously known universal computer systems - multiprocessors are characterized in that all processors except their local memory have the same access to main memory and that they communicate with each other only through main memory.
tiloha při výpočtu může podle okolností přecházet od jednoho procesoru k druhému.The calculation may switch from one processor to another depending on the circumstances.
Je známo, že univerzální paralelní počítačové systémy vyžadují složitá programování kroků řešení priority vstupu do společné paměti a simultánního vstupu při stejná prioritě.It is known that universal parallel computer systems require complex programming of the steps of addressing common memory input and simultaneous input at the same priority.
Jsou známy specializované paralelní počítačové systémy - maticové procesory, případně asociativní systémy, určené pro paralelní zpracování polí dat tím, že stejná posloupnost instrukcí se aplikuje paralelně a na různá data.Specialized parallel computer systems - matrix processors or associative systems - are known for parallel processing of data fields by applying the same sequence of instructions in parallel and to different data.
Jsou známy víceprocesorová počítače určené pro výpočet úloh, které se rozvětvují do. několika paralelně běžících větví. Jsou známy číslicové diferenciální analyzátory s jednotkovým kladným nebo záporným přírůstkům, určené pro paralelní řeSení úloh diferenciálního charakteru.Multiprocessor computers are known for calculating tasks that branch into. several parallel running branches. Digital differential analyzers with unit positive or negative increments for parallel solutions of differential problems are known.
Nevýhodou dosud známých počítačových systémů je jejich přílišná specializovanost. Nevýhodou dosud známých počítačových systémů je složitost jejich programového vybavení; . programové vybavení zatím limituje potenciální možnosti technického provedení a organizace počítače. Hovněž technické provedení ještš není realizováno tak, aby bylo možno navrhnout vysoce efektivní programové vybavení.The disadvantage of previously known computer systems is their excessive specialization. The disadvantage of known computer systems is the complexity of their software; . software currently limits the potential for technical design and organization of the computer. Moreover, the technical design is not yet implemented in such a way that it is possible to design highly efficient software.
Výše uvedené nedostatky jsou odstraněny kombinačním přírůstkovým maticovým mikroprocesorem se zadávacím obvodem ve výstupu sečítečky podle vynálezu, jehož podstatou je, že hodinový vstup každého paměíového prvku výstupního registru každého elementárního mikroprocesoru je spojen s řídicím výstupem centrální jednotily, hodinový vstup každého akumulačního paměíového prvku akumulačního obvodu každého elementárního mikroprocesoru je spojen s akumulačním řídícím výstupem centrální jednotky, blokovací vstup každého akumulačního paměíového prvku akumulačního obvodu každého elementárního mikroprocesoru je spojen s blokovacím řídicím výstupem centrální jednotky, řídicí vstup každého binárního dvouvstupého multiplexoru zadávacího obvodu každého elementárního mikroprocesoru je spojen se zadávacím řídicím výstupem centrální jédnotky, přičemž alespoň v jednom elementárním mikroprocesoru je každý binární výstup sečítečky spojen s pořadím si odpovídajícím prvním datovým vstupem binárního dvouvstupého multiplexoru zadávacího obvodu, druhý datový vstup každého binárního dvoustupého multiplexoru zadávacího obvodu je spojen s pořadím si odpovídající a k němu samostatně příslušející binární zadávací svorkou centrální jednotky, v každém elementárním mikroprocesoru je datový výstup každého binárního dvouvstupého multiplexoru zadávacího obvodu spojen s pořadím si odpovídajícím datovým vstupem paměíového prvku výstupního registru a s pořadím si odpovídajícím datovým vstupem akumulačního parnělového prvku akumulačního registru, výstup každého akumulačního paměíového prvku akumulačního registru je v každém elementárním mikroprocesoru spojen s pořadím si odpovídajícím binárním vstupem prvního sčítače sečítačky, alespoň jedna kombinační násobička v každém elementárním mikroprocesoru je svým každým binárním výstupem spojena s pořadím si odpovídajícím binárním vstupem odpovídajícího sčítance sečítačky a svým každým binárním vstupem násobence je spojena s pořadím si odpovídající a k ní samostatně příslušející binární datovou svorkou centrální jednotky, zatímco pro vzájemné propojení elementárních mikroprocesorů je binární výstup každého paměťového prvku požadovaného výstupního registru spojen s pořadím si odpovídajícím vstupem násobitele alespoň jedné požadované kombinační násobičky.The above drawbacks are eliminated by a combination incremental matrix microprocessor with an input circuit in the output of the adder according to the invention, wherein the clock input of each memory element of the output register of each elementary microprocessor is connected to the control output of the central unit. the elementary microprocessor is connected to the storage control output of the central unit, the blocking input of each storage storage element of the storage circuit of each elementary microprocessor is connected to the blocking control output of the central unit, the control input of each binary two-input multiplexer input circuit of each elementary microprocessor wherein the at least one elementary microprocessor is each binary output of the adder is connected to the order corresponding to the first data input of the binary two-input multiplexer of the input circuit, the second data input of each binary two-stage multiplexer of the input circuit is connected to the order of the corresponding binary input terminal of the central unit; Each binary two-input multiplexer of the input circuit is connected to the order corresponding to the data input of the memory register of the output register and to the order data of the storage parallel element of the accumulation register, the output of each storage memory element of the storage register is connected to the order of the first binary of each elementary microprocessor adders, at least one combination multiplier in each elementary the microprocessor is connected by its binary output to the corresponding binary input of the corresponding adder and its binary input of the multiplier is connected to the corresponding binary data terminal of the central unit, while for the interconnection of the elementary microprocessors the binary output of each memory element is the desired output register connected to the order corresponding to the multiplier input of the at least one desired combinator multiplier.
Technický pokrok řešení podle vynálezu je charakterizován tím, že tekto vytvořený kombinační přírůstkový maticový mikroprocesor se zadávacím obvodem ve výstupu sečítačky zásadním způsobem řeší paralelní spolupráci mikroprocesorů u úloh, které lze popsat diferenciální rovnicí. Hlavní výhodou řešení podle vynálezu je vysoká operační rychlost podmíněná paralelní strukturou. Významnou výhodou je modulová koncepce umožňující snadnou rozšiřitelnost. Mezi delší výhody patří:The technical progress of the solution according to the invention is characterized in that this formed incremental incremental matrix microprocessor with input circuit in the output of the adder fundamentally solves the parallel cooperation of microprocessors for tasks that can be described by differential equation. The main advantage of the solution according to the invention is the high operating speed due to the parallel structure. An important advantage is the modular concept allowing easy extensibility. Longer benefits include:
- jednoduché, názorné programování,- simple, illustrative programming,
- jednoduchá kontrola činnosti,- simple control of operation,
- snědná interpretace řešení a pohodlné spojení s operátorem, případně s reálným zařízením,- easy interpretation of the solution and convenient connection with the operator or real device,
- možnost rychlé změny parametrů a struktury úlohy- possibility of quick change of parameters and task structure
Na přiložených výkresech jsou uvedeny příklady provedení kombinačního přírůstkového maticového mikroprocesoru se zadávacím obvodem ve výstupu sečítačky.The accompanying drawings show exemplary embodiments of a combination incremental matrix microprocessor with an input circuit in the adder output.
Na obr. 1 je hodinový vstup každého paměťového prvku £ výstupního registru 33 každého elementárního mikroprocesoru £ spojen s řídicím výstupem 201 centrální jednotky 2_, hodinový vstup každého akumulačního paměťového prvku £ akumulačního obvodu 77 každého elementárního mikroprocesoru £ je spojen s akumulačním řídicím výstupem 202 centrální jednotky 2,, blokovací vstup každého akumulačního paměťového prvku £ akumulačního obvodu 77 každého elementárního mikroprocesoru £ je spojen s blokovacím řídicím výstupem 203 centrální jednotky 2, řídicí vstup každého binárního dvouvstupého multiplexoru £ zadávacího obvodu 55 každého elementárního mikroprocesoru £ je spojen se zadávacím řídícím výstupem 204 centrální jednotky 2., přičemž alespoň v jednom elementárním mikroprocesoru £ je každý binární výstup sečítačky £ spojen s pořadím si odpovídajícím prvním patovým vstupem binárního dvouvstupého multiplexoru 2 zadávacího obvodu 55. druhý datový vstup každého binárního dvouvstupého multiplexďu 2 zadávacího obvodu 55 je spojen s pořadím si odpovídající a k němu samostatně příslušející binární zadávací svorkou centrální jednotky 2_, v každém elementárním mikroprocesoru £ je datový výstup každého binárního dvouvstupého multiplexoru 2 zadávacího obvodu ££ spojen s pořadím si odpovídajícím datovým vstupem paměťového prvku £ výstupního registru 33 a s pořadím si odpovídajícím datovým vstupem akumulačního paměťového prvku £ akumulačního registru 77. výstup každého akumulačního pamětového prvku £ akumulačního registru 77 je v každém elementárním mikroprocesoru £ spojen s pořadím si odpovídajícím binárním vstupem prvního sčítance sečítačky £, alespoň jedna kombinační násobička 2 v každém elementárním mikroprocesoru £ je svým každým binárním výstupem spojena s pořadím si odpovídajícím binárním vstupem odpovídajícího sčítance sečítačky £ a svým každým binárním vstupem násobence je spojena s pořadím si odpovídající a k ní samostatně příslušející binární datovou svorkou centrální jednotky 2, zatímco pro vzájemné propojení elementárních mikroprocesorů £ je binární výstup každého paměťového prvku £ požadovaného výstupního registru 33 spojen s pořadím si odpovídajícím vstupem násobitele alespoň jedné požadované kombinační násobičky 6,. 1In FIG. 1, the clock input of each memory element 6 of the output register 33 of each elementary microprocessor 4 is connected to the control output 201 of the central unit 2. The clock input of each storage memory element 4 of the storage circuit 77 of each elementary microprocessor is connected to the accumulation control output 202 of the central unit 2. 2, the blocking input of each storage storage element 4 of the storage circuit 77 of each elementary microprocessor 4 is connected to the block control output 203 of the central unit 2, the control input of each binary two-input multiplexer 4 of the input circuit 55 of each elementary microprocessor 5 is connected to the input control output 204 unit 2, wherein in at least one elementary microprocessor 8, each binary output of the adder 4 is connected to the order corresponding to the first binary input of the binary the second data input of each binary two-input multiplexer 2 of the input circuit 55 is connected to the corresponding binary input terminal of the central unit 2, and in each elementary microprocessor 6 there is a data output of each binary two-input multiplexer 2 of the input circuit Connected to the order of the corresponding data input of the memory element 6 of the output register 33 and the order of the corresponding data input of the accumulation memory element 8 to the accumulation register 77. the output of each storage memory element 8 of the accumulation register 77 is connected to the order corresponding to binary by input of the first adder of adder £, at least one combination multiplier 2 in each elementary microprocessor £ is connected by its every binary output with the corresponding binary input corresponding to the adder of the adder £, and with each binary input of the multiplier it is associated with the corresponding binary data terminal of the central unit 2, and for the interconnection of the elementary microprocessors 6 the binary output of each memory element 6 of the desired output register 33 associated with the order of the corresponding input of a multiplier of at least one desired combination multiplier 6. 1
Na obr. 2 je alespoň v jednom elementárním mikroprocesoru £ mezi každý binární vstup násobence alespoň jedné kombineční násobičky 6 b k ní pořadím si odpovídající a samostatně příslušející binární datovou svorku centrální jednotky £ zapojena lokální paměť 8, přičemž lokální paměť 8 je svým každým binárním výstupem spojena s pořadím si odpovídajícím binárním vstupem násobence příslušné kombinační násobičky 6, a svým každým binárním vstupem je spojeňB s pořadím si odpovídající binární datovou svorkou centrální jednotky 2, samostatné příslužející odpovídající kombinační násobičce 2> zatímco zápisový vstup 81 lokální paměti 8 je spojen se zápisovým výstupem centrální jednotky 2i přísluéejícím samostatně každé lokální paměti 8, přičemž každý binární adresový vstup lokální paměti 8 každého elementárního- mikroprocesoru j. je spojen s pořadím si odpovídajícím adresovým binárním výstupem centrální jednotky 2.In FIG. 2, a local memory 8 is connected between each binary input of the multiplier of at least one multiplier 6 in order of at least one elementary microprocessor 6 in order of a corresponding and independently associated binary data terminal of the central unit 8, the local memory 8 being connected to each binary output. with the corresponding binary input of the multiplier of the respective combination multiplier 6, and each binary input is associated with the corresponding binary data terminal of the central unit 2 separately belonging to the corresponding combination multiplier 2, while the write input 81 of the local memory 8 is connected to the write output of the central each binary address input of the local memory 8 of each elementary microprocessor is associated with an order corresponding to address binary output of central unit 2.
Na obr. 3 je alespoň v jednom elementárním mikroprocesoru 2, alespoň k jedné kombinační násobičce 6. připojen vstupní multiplexor 11 tvořený alespoň jedním binárním dvouvstupým multiplexorem 2t pamělový multiplexor 12 tvořený alespoň jedním binárním dvouvstupým multiplexorem 2 a pomocný registr 13 tvořený alespoň jedním pamětovým prvkem 2> přičemž každý d8tový vstup paměíového prvku 2 pomocného registru 13 je spojen s pořadím si odpovídajícím binárním výstupem příslušející kombinační násobičky 2i každý binární výstup paměíového prvku 2 pomocného registru 13 je spojen s pořadím si odpovídajícím druhým datovým vstupem binárního dvouvstupého multiplexoru 2 paměíového multiplexoru 1 2. každý binární dvouvstupý multiplexor 2 paměíového multiplexoru 22, zapojená mezi každý binární vstup násobence přísluěející kombinační násobičky 6 a k ní pořadím si odpovídající a samostatně přísluěející binární datovou svorku centrální jednotky 2, je svým každým binárním výstupem spojen s pořadím si odpovídajícím binárním vstupem násobence příslušné kombinační násobičky 6, a svým každým prvním datovým vstupem je spojen s pořadím si odpovídající binární datovou svorkou centrální jednotky 2 samostatně přísluěející odpovídající kombinační násobičce 6., zatímco pro vzájemné propojení elementárních mikroprocesorů je mezi binární výstup každého paměíového prvku 2 požadovaného výstupního registru 22 a pořadím si odpovídající binární vstup násobitele příslušné kombinační násobičky 6 zapojen vstupní multiplexor 11 . přičemž binární výstup každého paměíového prvku 2 požadovaného výstupního registru 33 je spojen s pořadím si odpovídajícím prvním datovým vstupem binárního dvouvstupého multiplexoru 2 výstupního multiplexoru 1 1. druhý datový vstup každého binárního dvouvstupého multiplexoru 2 vstupního multiplexoru 11 každého elementárního mikroprocesoru 2 je spojen s pořadím si odpovídajícím binárním násobícím výstupem centrální jednotky 2, detový výstup každého binárního dvouvstupého multiplexoru 2 vstupního multiplexoru 11 je spojen s pořadím si odpovídajícím binárním vstupem násobitele příslušné kombinační násobičky 2« zatímco hodinový vstup každého paměíového prvku 2 pomocného registru každého elementárního mikroprocesoru 2 je spojen s pomocným hodinovým výstupem 210 centrální jednotky 2t řídicí vstup každého binárního dvouvstupého multiplexoru 2 pamělového multiplexoru 12 každého elementárního mikroprocesoru 1_ je spojen s řídicím pamělovým výstupem 211 centrální jednotky 2 8 řídicí vstup každého binárního dvouvstupého multiplexoru 2 vstupního multiplexoru 11 každého elementárního mikroprocesoru 2 je spojen s řidicím multiplexním výstupem 212 centrální jednotky 2,.In Fig. 3, at least one elementary microprocessor 2, at least one combination multiplier 6, is connected an input multiplexer 11 formed by at least one binary two-input multiplexer 2t, a memory multiplexer 12 formed by at least one binary two-input multiplexer 2 and an auxiliary register 13 formed by at least one memory element 2. wherein each data input of the memory element 2 of the auxiliary register 13 is connected to the sequence corresponding to the binary output of the respective multiplier multiplier 21, each binary output of the memory element 2 of the auxiliary register 13 is connected to the sequence corresponding to the second data input of the binary two input multiplexer 2 of the memory multiplexer 12. each binary two-input multiplexer 2 of the memory multiplexer 22, connected between each binary input of the multiplier associated with the combining multipliers 6, and respectively matching and separately The binary data terminal of the central unit 2 is connected with its corresponding binary input multiplier of the respective combination multiplier 6 by its each binary output, and by its first data input it is connected with the corresponding binary data terminal of the central unit 2 separately corresponding to the corresponding combination multiplier 6 whereas, for interconnection of elementary microprocessors, an input multiplexer 11 is connected between the binary output of each memory element 2 of the desired output register 22 and the corresponding binary input of the multiplier of the respective combination multiplier 6. wherein the binary output of each memory element 2 of the desired output register 33 is associated with an order corresponding to the first data input of the binary two-input multiplexer 2 of the output multiplexer 1 1. the second data input of each binary two-input multiplexer 2 of the input multiplexer 11 of each elementary microprocessor by the binary multiplication output of the central unit 2, the detecting output of each binary two-input multiplexer 2 of the input multiplexer 11 is coupled to the corresponding binary input of the multiplier of the respective combination multiplier 2 ' 210 of the central unit 2t control input of each binary dual-input multiplexer 2 of the memory multiplexer 12 of each elementary í microprocessor 1 is connected to the control output 211 pamělovým central unit 2, the control input 8 of each binary dvouvstupého multiplexer 11 multiplexes the input 2 of each elementary microprocessor 2 is connected with the control output multiplex 212 central unit 2 ,.
Na obr. 4 je alespoň v jednom elementárním mikroprocesoru 2 alespoň k jedhé kombinační násobičce .2 připojen vstupní multiplexor 11 tvořený alespoň jedním binárním dvouvstupým multiplexorem 2, psmělový multiplexor 12 tvořený alespoň jedním binárním dvouvstupým multiplexorem'2 a pomocná lokální paměl 14. přičemž každý binární vstup pomocné lokální paměti je spojen s pořadím si odpovídajícím binárním výstupem příslušející kombinační násobičky 6, každý binární výstup pomocné lokální paměti 14 je spojen s pořadím si odpovídajícím druhým datovým vstupem každého binárního dvouvstupého multiplexoru 2 paměíového multiplexoru 12. každý binární dvouvstupý multiplexor 2 paměíového multiplexoru 12. zapojený mezi každý binární vstup násobence přísluěející kombinační násobičky 6 a k ní pořadím si odpovídající a samostatně přísluěející binární datovou svorku centrální jednotkyIn Fig. 4, at least one elementary microprocessor 2 is connected to at least one multiplier multiplier 2 an input multiplexer 11 formed by at least one binary two-input multiplexer 2, a shunt multiplexer 12 formed by at least one binary two-input multiplexer 12 and an auxiliary local memory 14. the auxiliary local memory input is coupled to the corresponding binary output corresponding to the multiplier 6, each binary output of the auxiliary local memory 14 is coupled to the corresponding second data input of each binary two-input multiplexer 2 of the memory multiplexer 12, each binary two-input multiplexer 2 of the memory multiplexer 12 connected between each binary input of the multiplier associated with the multiplier combination 6 and the corresponding and separately assigned binary data terminal of the central unit
2.» á® svým každým binárním výstupem spojen s pořadím si odpovídajícím binárním vstupem násobence příslušné kombinační násobičky 6. 8 svým keždým prvním datovým vstupem je spojen' a pořadím si odpovídající binární datovou svorkou centrální jednotky 2 samostatně příslušející odpovídající kombinační násobičce 6_> zatímco pro vzájemné propojení elementárních mikroprocesorů 2 je mezi binární výstup každého paměíového prvku 2 požadovaného výstupního registru 33 a pořadím si odpovídající binární vstup násobitele příslušné kombinační násobičky 6. zapojen vstupní multiplexor 11 . přičemž binární výstup každého paměťového prvku £ požadovaného výstupního registru 33 je spojen s pořadím si odpovídajícím prvním datovým vstupem binárního dvouvstupého multiplexoru 2 vstupního multiplexoru 11 . druhý datový vstup každého binárního dvouvstupého multiplexoru 2 vstupního multiplexoru 11 každého elementárního mikroprocesoru £ je spojen s pořadím si odpovídajícím binárním násobícím výstupem centrální jednotky datový výstup každého binárního dvouvstupého multiplexoru £ vstupního multiplexoru 11 je spojen s pořadím si odpovídajícím binárním vstupem násobitele přísluSné kombinační násobičky 6,, zatímco každý binární adresový vstup pomocné lokální paměti 14 každého elementárního mikroprocesoru £ je spojen s pořadím si odpovídajícím pomocným adresovým binárním výstupem centrální jednotky 2., zápisový vstup pomocné lokální paměti 14 každého elementárního mikroprocesoru £ je spojen s řídicím zá-. pisovým výstupem 213 centrální jednotky 2., řídicí vstup každého binárního dvouvstupého multiplexoru £ paměťového multiplexoru 12 každého elementárního mikroprocesoru X je spojen s řídicím paměťovým výstupem 211 centrální jednotky 2, a řídicí vstup každého binárního dvouvstupého multiplexoru £ vstupního multiplexoru 11 každého elementárního mikroprocesoru £ Je spojen s řídicím multiplexním výstupem 212 centrální jednotky 2,.2. By its each binary output connected to the order of the corresponding binary input of the multiplier of the respective combination multiplier 6. 8 by its first data input is connected and the order of the corresponding binary data terminal of the central unit 2 separately corresponding to the corresponding combination multiplier 6 the interconnection of the elementary microprocessors 2 is connected between the binary output of each memory element 2 of the desired output register 33 and the input multiplexer 11 connected to the corresponding binary input of the multiplier of the respective combination multiplier 6. wherein the binary output of each memory element 6 of the desired output register 33 is associated with an order corresponding to the first data input of the binary two-input multiplexer 2 of the input multiplexer 11. the second data input of each binary two-input multiplexer 2 of the input multiplexer 11 of each elementary microprocessor 6 is connected to the order of the corresponding binary multiplication output of the central unit data output of each binary two-input multiplexer 6 of the input multiplexer 11 is connected to the order whereas each binary address input of the auxiliary local memory 14 of each elementary microprocessor 6 is connected to the order of the corresponding auxiliary address binary output of the central unit 2. the write input of the auxiliary local memory 14 of each elementary microprocessor 6 is connected to the control. The control input of each binary two-input multiplexer 8 of the memory multiplexer 12 of each elementary microprocessor X is coupled to the control memory output 211 of the central unit 2, and the control input of each binary two-input multiplexer 8 of the input multiplexer 11 of each elementary microprocessor 6 is connected. with the control multiplexing output 212 of the central apartment unit 2.
Na obr. 5. a 6. je alespoň v jednom elementárním mikroprocesoru £ mezi každý první datový vstup každého binárního dvouvstupého multiplexoru 2 alespoň jednoho paměťového multiplexoru 12 a k němu pořadím si odpovídající binární datovou svorku centrální jednotky 2. samostatně přísluSející odpovídající kombinační násobičce 6, zapojen lokální registr 1 5 tvořený alespoň jedním paměťovým prvkem £, přičemž k8Ždý binární výstup paměťového prvku £ lokálního registru 13 je spojen s pořadím si odpovídajícím prvním datovým vstupem binárního dvouvstupého multiplexoru £ paměťového multiplexoru 1 2. každý datový vstup paměťového prvku 2. lokálního registru 15 je spojen s pořadím si odpovídající binární datovou svorku centrální jednotky 2, samostatně přísluSející odpovídající kombinační násobičce £, zatímco hodinový vstup každého paměťového prvku 2 lokálního registru 1 5 je spojen s lokálním řídicím výstupem centrální jednotky 2 příslušejícím samostatně každému lokálnímu registru 15.In Figures 5 and 6, at least one elementary microprocessor 6 is connected between each first data input of each binary two-input multiplexer 2 of at least one memory multiplexer 12 and the corresponding binary data terminal of the central unit 2 separately belonging to the corresponding combination multiplier 6 is connected. a local register 15 formed by at least one memory element 6, wherein each binary output of the memory element 6 of the local register 13 is associated with a sequence corresponding to the first data input of the binary two-input multiplexer 64 of the memory multiplexer 15. connected to the order of the corresponding binary data terminal of the central unit 2 separately belonging to the corresponding multiplier multiplier 6, while the clock input of each memory element 2 of the local register 15 is connected to the loc Condominium functioning control output of the central unit 2 belonging to each local register separately 15th
Ne obr. 7. je alespoň v jednom elementárním mikroprocesoru 2 mezi každý binární výstup každé kombinační násobičky £ a pořadím si odpovídající každý binární vstup každého odpovídajícího sčítance sečítačky £ zapojena pomocná sečítačka 41 a pomocná kombinační násobička 61. přičemž keždá kombinační násobička 6. je svým každým binárním výstupem spojena s pořadím si odpovídajícím binárním vstupem odpovídajícího sčítance pomocné sečítačky £1.» každý binární výstup pomocné sečítačky 41 je spojen s pořadím si odpovídajícím binárním vstupem násobence pomocné kombinační násobičky 61. pomocná kombinační násobička 6£ je svým každým binárním výstupem spojena s pořadím si odpovídajícím binárním vstupem příslušného sčítance sečítačky £ ® každý binární vstup násobitele pomocné kombinační násobičky 61 každého elementárního mikroprocesoru £ je spojen s pořadím si odpovídajícím binární násobícím výstupem centrální jednotky 2,.In Fig. 7, in the at least one elementary microprocessor 2, an auxiliary adder 41 and an auxiliary combination multiplier 61 are connected between each binary output of each combiner multiplier 6 and the corresponding binary input of each corresponding adder of the adder 6, respectively. Each binary output of the auxiliary adder 41 is connected to the order of the corresponding binary input of the multiplier of the auxiliary combination multiplier 61. the auxiliary combination multiplier 6 is associated with its binary output. by ordering the corresponding binary input of the summation adder £ ®, each binary input of the multiplier of the auxiliary combination multiplier 61 of each elementary microprocessor £ is connected to the order with the corresponding binary multiplication output of the central unit 2.
Na obr. 8. je alespoň v jednom elementárním mikroprocesoru £ mezi každý binární vstup násobence alespoň jedné kombinační násobičky £ a k ní pořadím si odpovídající a samostatně příslušející binární datovou svorku centrální jednotky 2. zapojen lokální registr £2» tvořený alespoň jedním paměťovým prvkem £, přičemž každý binární výstup paměťového prvku 2. lokálního registru 15 je spojen s pořadím si odpovídajícím binárním vstupem násobence příslušné kombinační násobičky £, každý datový vstup paměťového prvku £ lokálního registru Í2 3® spojen s pořadím si odpovídající binární datovou svorkou centrální jednotky £ samostatně příslušející odpovídající kombinační násobičce £, zatímco hodinový vstup každého paměťového prvku £ lokálního registru 15 je spojen s lokálním řídicím výstupem centrální jednotky 2 příslušejícím samostatně každému lokálnímu registru ££.In FIG. 8, at least one elementary microprocessor 6 is connected between each binary input of a multiplier of at least one combinator multiplier 6 and a corresponding and separately associated binary data terminal of the central unit 2 is connected to a local register 64 formed by at least one memory element 6. wherein each binary output of the memory element 2 of the local register 15 is associated with a sequence corresponding to the binary input of the multiplier of the respective combination multiplier £, each data input of the memory element 5 of the local register 12 is connected to the order while the clock input of each memory element 6 of the local register 15 is coupled to the local control output of the central unit 2 belonging separately to each local register 6 .
Na obr. 9., 10., 11., 12. je alespoň v jednom elementárním mikroprocesoru £ mezi datový vstup každého binárního dvouvstupého multiplexoru £ zadávacího obvodu 55 8 k němu pořadím si odpovídající samostatně příslušející binární zadávací svorku centrální jednotky g zapojen zadávací registr 16, tvořený alespoň jedním paměťovým prvkem g, přičemž každý binární výstup paměťového prvku i zadávacího registru 16 je spojen s pořadím si odpovídajícím druhým datovým vstupem binárního dvouvstupého multiplexoru χ zadávacího obvodu 55. každý datový vstup paměťového prvku χ zadávacího registru 16 je spojen s pořadím si odpovídající a k němu samostatně příslušející binární datovou svorkou centrální jednotky g, zatímco hodinový vstup každého paměťového prvku χ zadávacího registru 16 je spojen s hodinovým výstupem centrální jednotky g příslušejícím samostatně každému elementárnímu mikroprocesoru £.In FIGS. 9, 10, 11, 12, at least one elementary microprocessor 8, a data register 16 is connected between the data input of each binary two-input multiplexer 6 of the input circuit 558 and the corresponding separately assigned binary input terminal of the central unit g. formed by at least one memory element g, wherein each binary output of the memory element i of the input register 16 is connected to an order corresponding to the second data input of the binary two-input multiplexer χ of the input circuit 55. and the associated binary data terminal of the central unit g, while the clock input of each memory element χ of the input register 16 is coupled to the clock output of the central unit g corresponding to each elementary microprocessor oru £.
Na obr. 13., 14.» 15.» 16. jsou pořadím si odpovídající binární datové svorky centrální jednotky 2 samostatně příslušející odpovídajícím kombinačním násobičkám 6. všech elementárních mikroprocesorů J. navzájem propojeny a spojeny s pořadím si odpovídajícími zadávacími svorkami centrální jednotky 2, samostatně příslušejícími odpovídajícím zadávacím obvodům 15 všech elementárních mikroprocesorůIn Figs. 13, 14, 15, 16, the corresponding binary data terminals of the central unit 2, respectively belonging to the corresponding combination multipliers 6 of all the elementary microprocessors J, are interconnected and connected to the order of the corresponding input terminals of the central unit 2. separately corresponding corresponding input circuits 15 of all elementary microprocessors
Na obr. 17, je detail konkrétního provedení akumulačního paměťového prvku X akumulačního obvodu' 77. kde hodinový vstup klopného obvodu typu D je spojen s akumulačním řídicím výstupem 202 centrální jednotky g, blokovací vstup součinového hradla je spojen s blokovacím řídicím výstupem 203 centrální jednotky 2,; datovým vstupem akumulačního paměťového prvku X je D vstup klopného obvodu typu D a výstupem akumulačního paměťového prvku X je výstup součinového hradla.Fig. 17 is a detail of a particular embodiment of the accumulation memory element X of the accumulation circuit 77 where the clock input of the D-type flip-flop is connected to the accumulation control output 202 of the central unit g, the blocking input of the product gate is coupled to the blocking control output 203 of the central unit 2. ,; the data input of the storage memory element X is the D input of the D-type flip-flop, and the output of the storage memory element X is the output of the product gate.
V konkrétním provedení kombinačního přírůstkového maticovéhó; mikroprocesoru se zadávacím obvodem ve výstupu sečítačky je dále paměťový prvek X tvořen klopným obvodem typu D, sečítačka £ j® tvořena kombinační n-bitovou sečítačkou. V běžném provedení je realizován binární dvouvstupý multiplexor X, kombinační násobička 6,, pomocná kombinační násobička 6£> pomocná sečítačka 41 . lokální paměť χ a pomocná lokální paměť 14.In a particular embodiment, the combination incremental matrix ; In addition, the memory element X is formed by a D-type flip-flop, and the adder 54 is a combination n-bit adder. In a conventional embodiment, a binary two-input multiplexer X, a combination multiplier 6, an auxiliary combination multiplier 62, an auxiliary adder 41 is provided. local memory χ and auxiliary local memory 14.
Kombinační přírůstkový maticový mikroprocesor se zadávacím obvodem ve výstupu sečítačky je určen pro numerické řešení diferenciálních rovnic.Combination incremental matrix microprocessor with input circuit in the adder output is designed for numerical solution of differential equations.
Při řešení diferenciální rovnice y' - a y = 0 s počáteční podmínkou y(o) = yQ je činnost kombinačního přírůstkového mikroprocesoru se zadávacím obvodem ve výstupu sečítačky založena na řešení vztehu yi+, = Yi + h.y\ hWhen solving the differential equation y '- ay = 0 with the initial condition y (o) = y Q , the operation of the combining incremental microprocessor with the input circuit in the adder output is based on solving the relation y i + , = Yi + hy \ h
2!2!
. +...... + .....
i resp.i resp.
yi+i = *i+ M’i+ DY2i+ DX3i+......y i + i = * i + M 'i + DY2 i + DX3 i + ......
kdewhere
ΒΥ1± ·= ah . y.^ΒΥ1 ± · = ah. y. ^
DY2. = a #· DY1 .DY2. = and # · DY1.
ώ 1ώ 1
DY3± = a y DY2Ť atd.DY3 ± = ay DY2 Ť etc.
Při výpočtu prvního kroku se pomocí zadávacího obvodu 55 vloží počáteční podmínka yQ do výstupního registru 33 a do akumulačního obvodu 77. Propojen je binární výstup každého paměťového prvku X výstupního registru 33 s pořadím si odpovídajícím vstupem násobitele kombinační násobičky £ téhož elementárního mikroprocesoru £.In the calculation of the first step, an initial condition y Q is inserted into the output register 33 and the accumulation circuit 77 by means of the input circuit 55. The binary output of each memory element X of the output register 33 is connected with the corresponding multiplier input of the combining multiplier £.
Ne binární datová svorky centrální jednotky 2, samostatně příslušející odpovídající kombinační násobičce 6 se v provedení obr. 1 vloží násobitel ah, h - hodnots integračního kroku. Odblokuje ae akumulační obvod 77 a sečte se yo * Dí1o = yo + 8 h ’ yo pomooí eačítačky £. Výsledek se uloží do akumulačního obvodu 77. Zablokuje se akumulační obvod 77 a hodnota DYlýse přepíše do výstupního registru 33. Na binární datové svorky centrální jednotky 2. se vloží a y. Vynásobením se získá další člen DY2Q Taylorova rozvoje, atd.In the embodiment of FIG. 1, the non-binary data terminals of the central unit 2 separately belonging to the corresponding combination multiplier 6 are inserted a multiplier ah, h - of the integration step value. Unblocks ae storage circuit 77 and summed by y * = y DI1 of about + 8 H 'y o £ pomooí eačítačky. The result is stored in the accumulation circuit 77. The accumulation circuit 77 is blocked and the value DYly is written to the output register 33. The γ is inserted on the binary data terminals of the central apartment unit 2.? The multiplication yields another member of the DY2 Q Taylor expansion, etc.
V provedení dle obr, 2, se do lokální paměti zapíše postupně ah, ε j, a y, atd. Adresováním paměti se tato data zavádějí postupně na vstup násobitele požadované kombinační násobičky 6..In the embodiment of Fig. 2, ah, ε j, and y, etc. are written to the local memory sequentially. By addressing the memory, these data are input sequentially to the input of the multiplier of the desired combination multiplier 6.
V provedení dle obr. 3. se na binární datové svorky centrální jednotky 2 samostatně příslušející odpovídající kombinační násobičce 6. vloží hodnota e,. Vstupní multiplexor připojí vstup násobitele kombinační násobičky <á k binárnímu násobícímu výstupu centrální jednotky g., kde se v prvním kroku vloží h. Paměíový multiplexor 12 propojí vstup násobence na binární datové svorky centrální jednotky g,. Získaná hodnota ah se uloží do pomocného registru 13. Přepne se vstupní multiplex 11 a paměíový multiplex 12; delší postup je již obdobný předchozímu výkladu.In the embodiment of FIG. 3, a value e1 is inserted on the binary data terminals of the central unit 2 separately belonging to the corresponding combination multiplier 6. FIG. The input multiplexer connects the multiplier input of the combining multiplier á to the binary multiplication output of the central unit g, where h is inserted in the first step. The memory multiplexer 12 links the multiplication input to the binary data terminals of the central unit g. The obtained value ah is stored in the auxiliary register 13. The input multiplex 11 and the memory multiplex 12 are switched; the longer procedure is already similar to the previous interpretation.
V provedení dle obr. 4. se vypočítané hodnoty ah, a y, a y, atd., uloží do pomocné lokální paměti 14.In the embodiment of FIG. 4, the calculated values ah, and y, and y, etc. are stored in the auxiliary local memory 14.
V provedení dle obr. 5. a'6. se hodnota a. zapíše do lokálního registru 1 5.In the embodiment of FIGS. 5 and 6. the value of a. is written to the local register 1 5.
V provedení dle obr. 7. se provádí nejdříve výpočet a . yo, v kombinační násobičce 6. e potom násobení (a . y0).h v pomocné kombinační násobičce 61 . Pomocná sečítečke 41 se používá u vícevstupých elementárních mikroprocesorů.In the embodiment according to FIG. 7, the calculation a is performed first. y o, in a combinatorial multiplier e and sixth multiplication (a. s 0) .hv auxiliary combinational multiplier 61st The sub-adder 41 is used in multi-input elementary microprocessors.
. v provedení dle obr. 8 se hodnota a, zapíše do lokálního registru 1 5.. in the embodiment of FIG. 8, the value a, is written to the local register 15.
V provedení dle obr. 9., 10., 12. se hodnota počáteční podmínky yQ uloží nejdříve do zadávacího registru 16.In the embodiment of Figs. 9, 10, 12, the value of the initial condition y Q is first stored in the input register 16.
Provedení dle obr. 13., 14., 15., 16. umožňuje používat společnou datovou sběrnici.The embodiment of Figs. 13, 14, 15, 16 allows the use of a common data bus.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS838181A CS228160B1 (en) | 1981-11-13 | 1981-11-13 | Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS838181A CS228160B1 (en) | 1981-11-13 | 1981-11-13 | Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS228160B1 true CS228160B1 (en) | 1984-05-14 |
Family
ID=5434276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS838181A CS228160B1 (en) | 1981-11-13 | 1981-11-13 | Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS228160B1 (en) |
-
1981
- 1981-11-13 CS CS838181A patent/CS228160B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69832985T2 (en) | Multiply-accumulator circuits | |
| EP0100511B1 (en) | Processor for fast multiplication | |
| US4489393A (en) | Monolithic discrete-time digital convolution circuit | |
| WO2011082690A1 (en) | Reconfigurable processing system and method | |
| US4238833A (en) | High-speed digital bus-organized multiplier/divider system | |
| US4953119A (en) | Multiplier circuit with selectively interconnected pipelined multipliers for selectively multiplication of fixed and floating point numbers | |
| GB1585284A (en) | Cpu/parallel processor interface with microcode extension | |
| US3700875A (en) | Parallel binary carry look-ahead adder system | |
| Kartashev et al. | A multicomputer system with dynamic architecture | |
| Parhami | Configurable arithmetic arrays with data-driven control | |
| US4833635A (en) | Bit-slice digital processor for correlation and convolution | |
| CN111782581B (en) | A reconfigurable signal processing operation unit and a recombination unit based on it | |
| CS228160B1 (en) | Combination Incremental Matrix Microprocessor with Input Circuit in the Cutter Output | |
| US4809211A (en) | High speed parallel binary multiplier | |
| US4523210A (en) | Fast error checked multibit multiplier | |
| US4223391A (en) | Parallel access alignment network with barrel switch implementation for d-ordered vector elements | |
| Ahmed et al. | A VLSI array CORDIC architecture | |
| Nash et al. | VLSI implementation of a linear systolic array | |
| RU2143722C1 (en) | Device for multiplication by modulo 7 | |
| JPH05324694A (en) | Reconstitutable parallel processor | |
| KR970005175A (en) | Multiplication / Division Sharing Handler Structure Based on Pipeline Structure | |
| Alexander et al. | A reconfigurable approach to a systolic sorting architecture | |
| Rhyne | Limitations on carry lookahead networks | |
| Ercegovac et al. | Multiplication/division module for massively parallel computers | |
| RU2054709C1 (en) | Device for multiplication of numbers represented in position code |