CS217517B1

CS217517B1 - Connections for data transmission between a microprogrammed controller and an autonomous parallel data path

Info

Publication number: CS217517B1
Application number: CS183581A
Authority: CS
Inventors: Helena Kvasilova; Dusan Loutocky; Pavel Kubin
Original assignee: Helena Kvasilova; Dusan Loutocky; Pavel Kubin
Priority date: 1981-03-13
Filing date: 1981-03-13
Publication date: 1983-01-28

Abstract

Předmětem vynálezu jsou elektronické číslicové počítače, vnější paměti, řídicí jednotky magnetických diskových pamětí, univerzální kanály. Technický problém tvoří obvody, které synchronizují přenos dat mezi autonomně pracující paralelní datovou cestou a mikroprogramovým řadičem a tím umožňují monitorování dat přenášených paralelní datovou cestou obvody mikroprogramového řadiče. Sestava a vzájemné zapojení registrů, v nichž jsou dočasně pamatována data přenášené autonomní paralelní datovou cestou tak, aby je bylo možno číst obvody mikroprogramového řadiče a obvodů řídících činnost těchto registrů a přenos dat mezi těmito registry^ Možné obory využití jsou elektronické Číslicové počítače, řídicí jednotky magnetických diskových pamětí, přenosově jednotky Číslicových počítačů.The subject of the invention is electronic digital computers, external memories, control units of magnetic disk memories, universal channels. The technical problem consists of circuits that synchronize data transfer between an autonomously operating parallel data path and a microprogram controller and thus enable monitoring of data transferred by the parallel data path by the microprogram controller circuits. The assembly and interconnection of registers in which data transferred by the autonomous parallel data path are temporarily stored so that they can be read by the microprogram controller circuits and circuits controlling the operation of these registers and the transfer of data between these registers^ Possible fields of application are electronic digital computers, control units of magnetic disk memories, transfer units of digital computers.

Description

Vynález se týká zapojení pro přenos dat mezi mikroprogramově řízeným řadičem a autonomní paralelní datovou cestou řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat k číslicovému počítači.BACKGROUND OF THE INVENTION The present invention relates to a circuit for data transmission between a microprogram-controlled controller and an autonomous parallel data path of control modules for connecting additional high-speed data transfer devices to a digital computer.

Při řešení řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat je v tom připadá, že hlavním řídicím členem těchto modulů je mikroprogramem řízený řadič a data jsou přenááena autonomní paralelní datovou cestou zpracovávat alespoň část takto přenášených dat i prostředky mikroprogramem řízeného řadiče. To znamená, že je třeba separovat data přenášená vysokou rychlosti paralelní datovou cestou zasynchronizovat je tak, aby je bylo možno odebírat prostředky mikroprogramem řízeného řadiče s rychlostí odvozenou od cyklu mikroinstrukce tohoto řadiče.In the solution of control modules for connecting additional devices with high data rate, it seems that the main control member of these modules is a microprogram-controlled controller and the data is transmitted autonomously in a parallel data path to process at least a portion of the data so transmitted and microprocessor-controlled controller. That is, it is necessary to separate the data transmitted at high speed through a parallel data path to synchronize it so that it can be picked up by a microprogram-controlled controller at a rate derived from the microinstruction cycle of the controller.

Dosud známá řešení spočívá v tom, že data přenášená vysokou rychlostí z nebo do vnějšího zařízení jsou pamatována v paměti s poměrně značnou kapacitou, tato pamět je ve vhodných okamžicích činnosti zařízení čtena do vnitřních paměti mikroprogramem řízeného řadiče. Požadovaná rychlost načítání je dosažena tím, že přenos dat je prováděn se značnou šířkou toku a tím, že po každém naplnění této paměti je přenos jejího obsahu do vnitřních pamětí mikroprogramem řízeného řadiče proveden okamžitě. Tímto způsobem se značně snižují možnosti využití mikroprogramem řízeného řadiče pro provádění jiných funkcí během přenosu dat, kromě toho to vyžaduje realizaci funkce rychlého mikropřerušenl s okamžitým přenosem dat do vnitřní paměti mikroprogremového řadiče.The solutions known so far are that the data transmitted at high speed from or to the external device is stored in a memory of relatively large capacity, which memory is read into the internal memory of a microprocessor-controlled controller at appropriate times of operation. The required read rate is achieved by transferring the data with a considerable flow rate and by immediately transferring its contents to the internal memories of the microprocessor-controlled controller each time the memory is full. In this way, the possibility of using a microprogram-controlled controller to perform other functions during data transfer is greatly reduced, moreover, it requires the realization of a fast-interruption function with immediate data transfer to the internal memory of the micro-program controller.

Výše uvedené nevýhody odstraňuje zapojení pro přenos dat mezi mikroprogramem řízeným řadičem a autonomní paralelní datovou cestou, sestávající z multiplexoru, prvního registru, druhého registru, třetího registru, výstupního obvodu sběrnice dat, prvního součtového obvodu, prvního klopného obvodu, druhého klopného obvodu, druhého součtového obvodu, prvního součinového obvodu, třetího klopného obvodu, čtvrtého klopného obvodu, druhého součinového obvodu, pátého klopného obvodu, šestého klopného obvodu a sedmého klopného obvodu podle vynálezu, jehož podstatou je, že vstupní sběrnice zapisovaných dat je připojena na první skupinu vstupů multiplexoru a dále vstupní sběrnice čtených dat je připojena na druhou skupinu vstupů multiplexoru a dále první skupina výstupů multiplexoru je spojena první vnitřní sběrnicí s první skupinou vstupů prvního registru a dále první skupina výstupů prvního registru je spojena druhou vnitřní sběrnicí s první skupirtou vstupů druhého registru a dále první skupina výstupů druhého registru je spojena třetí vnitřní sběrnicí s první skupinou vstupů třetího registru a s první skupinou vstupů výstupního obvodu sběrnice a dále první skupina výstupů třetího registru je spojena čtvrtou vnitřní sběrnicí s druhou skupinou vstupů výstupního obvodu sběrnice a dále výstupní datová sběrnice je připojena na první skupinu výstupů výstupního obvodu sběrnice a dále první, vstupní vodič je připojen na první, řídicí vstup multiplexoru a dále druhý, vstupní vodič je připojen na první vstup prvního registru a na první, hodinový vstup šestého klopného obvodu a dále třetí, vstupní vodič je připojen na první vstup prvního součtového obvodu a na první vstup výstupního obvodu sběrnice a dále čtvrtý, vstupní vodič je připojen na první, hodinový vstup prvního klopného obvodu a na první, hodinový vstup třetího klopného obvodu a dále pátý, vstupní vodič je připojen na druhý vstup prvního součtového obvodu a na třetí, nulovaci vstup šestého klopného obvodu a na čtvrtý, nulovací vstup druhého klopného obvodu a na první, nulovací vstup čtvrtého klopného obvodu a dále šestý, vstupní vodič je připojen na první, nahazovací vstup pátého klopného obvodu a dále první výstup prvního součtového obvodu je spojen sedmým vodičem s druhým, nulovacím vstupem prvního klopného obvodu a s třetím nulovacím vstupem třetího klopného obvodu a s druhým, nulovacím vstupem sedmého klopného obvodu a dále první výstup prvního klopného obvodu je spojen osmým vodičem s prvním vstupem třetího registru a s třetím, hodinovým vstupem druhého klopného obvodu a s prvním vstupem prvního součinového obvodu a s druhým vstupem druhého součinového obvodu a dále první výstup druhého klopného obvodu je spojen devátým vodičem s prvním vstupem druhého součtového obvodu a dále první výstup druhého součtového obvodu je spojen desátým vodičem s druhým, nulovacím vstupem pátého klopného obvodu a dále první výstup prvního součinového obvodu je spojen jedenáctým vodičem s druhým, datovým vstupem třetího klopného obvodu a dále první výstup třetího klopného obvodu je spojen dvanáctým vodičem s prvním vstupem druhého registru a se čtvrtým, hodinovým vstupem čtvrtého klopného obvodu a s prv-.ním vstupem druhého součinového obvodu a dále první výstup čtvrtého klopného obvodu je spojen třináctým vodičem s druhým vstupem druhého součtového obvodu a dále první výstup druhého součinového obvodu je spojen čtrnáctým vodičem s prvním, hodinovým vstupem sedmého klopného obvodu a dále první výstup pátého klopného obvodu je spojen patnáctým vodičem s druhým, datovým vstupem šestého klopného obvodu a s druhým vstupem prvního součinového obvodu a se třetím, datovým vstupem prvního klopného obvodu a s prvním, datovým vstupem druhého klopného obvodu a s druhým, nahazovacím vstupem druhého klopného obvodu a s druhým, datovým vstupem čtvrtého klopného obvodu a s třetím, nahazovacím vstupem čtvrtého klopného obvodu a déle šestnáctý, výstupní vodič je připojen na první výstup šestého klopného obvodu a dále sedmnáctý, výstupní vodič je připojen na první výstup sedmého klopného obvodu.The above drawbacks eliminate the circuitry for data transfer between a controller-controlled microprocessor and an autonomous parallel data path consisting of a multiplexer, a first register, a second register, a third register, a data bus output circuit, a first sum circuit, a first flip-flop, a second flip-flop, a second sum circuit, first product circuit, third flip-flop, fourth flip-flop, second product flip-flop, fifth flip-flop, sixth flip-flop, and seventh flip-flop according to the invention, the input data bus being connected to the first multiplexer input group and the input bus of the read data is connected to the second group of inputs of the multiplexer and the first group of outputs of the multiplexer is connected by the first internal bus to the first group of inputs of the first register and further the first group of outputs of the first register is connected a second internal bus with a first group of inputs of the second register and a first group of outputs of the second register are connected by a third internal bus with a first group of inputs of the third register and a first group of inputs of the bus output circuit; the bus output circuit and the output data bus are connected to the first group of outputs of the bus output circuit and the first, the input wire is connected to the first multiplexer control input and the second input wire is connected to the first input of the first register and the first clock input the sixth flip-flop and the third input wire is connected to the first input of the first summation circuit and to the first input of the bus output circuit, and the fourth input wire is connected to the first clock input of the first flip-flop and the first the third input of the third flip-flop and the fifth input wire is connected to the second input of the first summation circuit and to the third resetting input of the sixth flip-flop and to the fourth resetting input of the second flip-flop and to the first resetting input of the fourth flip-flop; the input conductor is connected to the first, flip-on input of the fifth flip-flop, and the first output of the first summation circuit is connected to the seventh conductor with the second, reset input of the first flip-flop and the third reset input of the third flip-flop the first flip-flop is connected by an eighth conductor to the first input of the third register and to the third, clock input of the second flip-flop and to the first input of the first product circuit and to the second input of the second flip-flop; The first output of the second summing circuit and the first output of the second summing circuit are connected by the tenth conductor to the second resetting input of the fifth flip-flop and the first output of the first product circuit is connected by the eleventh conductor to the second data input of the third flip-flop the flip-flop is connected by the twelfth wire to the first input of the second register and to the fourth, clock input of the fourth flip-flop and the first input of the second product circuit and the first output of the fourth flip-flop is connected by the thirteenth wire to the second input the second product circuit is connected by the fourteenth wire to the first, clock input of the seventh flip-flop, and the first output of the fifth flip-flop is connected by the fifteenth wire to the second, data input of the sixth flip-flop and to the second input of the first a new circuit and with a third data input of the first flip-flop and with a first data input of the second flip-flop and with a second flip-in input of the second flip-flop and a second data input of the fourth flip-flop connected to the first output of the sixth flip-flop and further to the seventeenth, the output conductor is connected to the first output of the seventh flip-flop.

Hlavní výhody vynálezu spočívají v tom, že obvody pro přenos dat mezi mikroprogramem řízeným řadičem a autonomní paralelní datovou cestou jsou tvořeny pamětovými obvody s poměrně malou kapacitou, šířka přenášených dat je malá a vyhovuje šířkám sběrnic mikroprogramem řízeného řadiče. Toto řešení umožňuje použití těchto obvodů i pro mikroprogramové řadiče, které nejsou vybaveny funkcí zvláště rychlého mlkropřerušení a přenosem dat s velkou šířkou toku přímo do vnitřních pamětí řadiče. Synchronizace přenosu dat mezi autonomní paralelní datovou cestou a mikroprogramem řízeným řadičem je odvozena od cyklu mikroinstrukce tohoto řadiče a tím umožňuje přenášet informaci v okamžicích vyhovujících funkcím vykonávaným mikroprogramem řízeným řadičem a tím i využití mikroprogramem řízeného řadiče pro řízení činnosti zařízení i během přenosu dat.The main advantages of the invention are that the data transmission circuits between the controller-controlled microprocessor and the autonomous parallel data path are formed by memory circuits of relatively small capacity, the width of the transmitted data is small and satisfies the bus widths of the microprocessor-controlled controller. This solution also allows the use of these circuits for microcontroller controllers that do not have a particularly fast micro-interrupt feature and high-bandwidth data transfer directly to the controller's internal memories. The synchronization of the data transmission between the autonomous parallel data path and the microprogram-controlled controller is derived from the controller's microinstruction cycle, thereby allowing information to be transmitted at times that satisfy the functions performed by the controller-controlled microprogram, thereby utilizing the microprogram-controlled controller to control device operation during data transfer.

Na připojeném výkresu je schematicky znázorněno blokové schéma zapojení pro přenos dat mezi mikroprogramem řízeným řadičem a autonomní paralelní datovou cestou.The attached drawing schematically shows a block diagram for transmitting data between a controller-controlled microprogram and an autonomous parallel data path.

Tyto obvody sestávají z multiplexoru 01, soustavy registrů sestávající z prvního registru 02. druhého registru 03. třetího registru 04, výstupního obvodu sběrnice dat 05 a obvodů řídících činnost těchto registrů a přenosy informace mezi nimi tvořených prvním součtovým obvodem 06, prvním klopným obvodem 07. druhým klopným obvodem 08, druhým součtovým obvodem OJ, prvním součinovým obvodem 10, třetím klopným obvodem H, čtvrtým klopným obvodem 12, druhým součinovým obvodem 13. pátým klopným obvodem 1 4. šestým klopným obvodem 15 a sedmým klopným obvodem 16.These circuits consist of a multiplexer 01, a set of registers consisting of a first register 02, a second register 03, a third register 04, a data bus output circuit 05, and circuits controlling the operation of these registers and transmitting information therebetween formed by the first total circuit 06, the first flip-flop 07. a second flip-flop 08, a second total flip-flop O10, a first flip-flop 10, a third flip-flop H, a fourth flip-flop 12, a second flip-flop 13, a fifth flip-flop 14, a sixth flip-flop 15 and a seventh flip-flop 16.

Tyto obvody jsou navzájem propojeny tak, že vstupní sběrnice zapisovaných dat 20 je připojena na první skupinu vstupů multiplexoru 01 a dále vstupní sběrnice čtených dat 21 je připojena na druhou skupinu vstupů multiplexoru 01 a dále první skupina výstupů multiplexoru 01 je spojena první vnitřní sběrnicí 22 s první skupinou vstupů prvního registru 02 a dále první skupina výstupů prvního registru 02 je spojena druhou vnitřní sběrnici 23 s první skupinou vstupů druhého registru 03 a dále první skupina výstupů druhého registru 03 je spojena třetí vnitřní sběrnicí 24 s první skupinou vstupů třetího registru 04 a s prv ní skupinou vstupů výstupního obvodu sběrnice 05 a dále první skupina výstupů třetího registru 04 je spojena čtvrtou vnitřní sběrnicí 25 s druhou skupinou vstupů výstupního obvodu sběrnice OJ a déle výstupní datová sběrnice 26 je připojena na první skupinu výstupů výstupního obvodu sběrnice 05 a dále první, vstupní vodič 30 je připojen na první, řídicí vstup multiplexoru 0I a dále druhý, vstupní vodič 31 je připojen na první vstup prvního registru 02 a na první, hodinový vstup šestého klopného obvodu 15 a dále třetí, vstupní vodič 32 je připojen na první.vstup prvního součtového obvodu 06 a na první vstup výstupního obvodu sběrnice OJ a dále čtvrtý, vstupní vodič 33 je připojen na první, hodinový vstup prvního klopného obvodu 07 a ne první, hodinový vstup třetího klopného obvodu 11 a dále pátý, vstupní vodič 34 je připojen na druhý vstup prvního součtového obvodu 06 a na třetí, nulovací vstup šestého klopného obvodu 15 a na čtvrtý, nulovací vstup druhého klopného obvodu 08 a na první, nulovací vstup čtvrtého klopného obvodu 12 a dále šestý, vstupní vodič 35 je připojen na první, nahazovaci vstup pátého klopného obvodu 14 a dále první vý217517 stup prvního součtového obvodu 06 je spojen sedmým vodičem 36 s druhým, nulovacím vstupem prvního klopného obvodu 07 a s třetím, nulovacím vstupem třetího klopného obvodu 11 · a s druhým, nulovacím vstupem sedmého klopného obvodu 16 a dále první výstup prvního klopného obvodu 07 je spojen osmým vodičem 37 s prvním vstupem třetího registru 04 a s třetím, hodinovým vstupem druhého klopného obvodu 06 a s prvním vstupem prvního součinového obvodu 10 a s druhým vstupem druhého součinového obvodu 13 a dále první výstup druhého klopného obvodu 08 je spojen devátým vodičem 38 s prvním vstupem druhého součtového obvodu 09 a dále první výstup druhého součtového obvodu 09 je spojen desátým vodičem 39 s druhým, nulovacím vstupem pátého klopného obvodu 14 a dále první výstup prvního součinového obvodu 10 je spojen jedenáctým vodičem 40 s druhým, datovým vstupem třetího klopného obvodu 11 a dále první výstup třetího klopného obvodu 11 je spojen dvanáctým vodičem 41 s prvním vstupem druhého registru 03 a se čtvrtým, hodinovým vstupem čtvrtého klopného obvodu 12 a s prvním vstupem druhého součinového obvodu 13 a dále první výstup čtvrtého klopného obvodu 12 je spojen třináctým vodičem 42 s druhým vstupem druhého součtového obvodu 09 a dále první výstup druhého součinového obvodu 13 je spojen čtrnáctým vodičem 43 s prvním, hodinovým vstupem sedmého klopného obvodu 16 a dále první výstup pátého klopného obvodu 14 je spojen patnáctým vodičem 44 s druhým, datovým vstupem ěestého klopného obvodu 15 a s druhým vstupem prvního součinového obvodu JO a se třetím, datovým vstupem prvního klopného obvodu 02 a s prvním, datovým vstupem druhého klopného obvodu 08 a s druhým, nahazovacím vstupem druhého klopného obvodu 06 a s druhým, datovým vstupem čtvrtého klopného obvodu £2 a s třetím, nahazovacím vstupem čtvrtého klopného obvodu 12 a dále šestnáctý, výstupní vodíš 45 je připojen na první výstup šestého klopného obvodu 15 a dále sedmnáctý, výstupní vodič 46 je připojen na první výstup sedmého klopného obvodu 16.These circuits are interconnected so that the input data bus 20 is connected to the first input group of multiplexer 01 and further the input data bus 21 is connected to the second input group of multiplexer 01 and the first input group of multiplexer 01 is connected by the first internal bus 22 s. the first input group of the first register 02 and the first group of outputs of the first register 02 are connected by the second internal bus 23 to the first input group of the second register 03 and the first group of outputs of the second register 03 is connected by the third internal bus 24 to the first input group of the third register 04 The first group of outputs of the third register 04 is connected by the fourth internal bus 25 with the second group of inputs of the output circuit of the bus O0 and the longer the output data bus 26 is connected to the first group of outputs of the bus output circuit 0 5 and the first input wire 30 is connected to the first control input of the multiplexer 31 and the second input wire 31 is connected to the first input of the first register 02 and to the first clock input of the sixth flip-flop 15 and the third input wire 32 is connected to the first input of the first summation circuit 06 and to the first input of the output circuit of the OU and the fourth input wire 33 is connected to the first clock input of the first flip-flop 07 and not the first clock input of the third flip-flop 11 and the fifth input conductor 34 is connected to the second input of the first summing circuit 06 and to the third resetting input of the sixth flip-flop 15 and to the fourth resetting input of the second flip-flop 08 and to the first resetting input of the fourth flip-flop 12 and the sixth input conductor 35 is connected on the first, throw-in input of the fifth flip-flop 14 and the first output only the seventh conductor 36 with the second resetting input of the first flip-flop 07 and the third resetting input of the third flip-flop 11 and the second resetting input of the seventh flip-flop 16 and the first output of the first flip-flop 07 is connected by the eighth conductor 37 to the first input of the third register 04 and the third clock input of the second flip-flop 06 and the first input of the first flip-flop 10 and the second input of the second flip-flop 13 and the first output of the second flip-flop 08 are connected by the ninth wire 38 to the first input of the second flip-flop 09 circuit 09 is connected by the tenth conductor 39 to the second resetting input of the fifth flip-flop 14 and the first output of the first product circuit 10 is connected by the eleventh conductor 40 to the second data input of the third flip-flop 11 and the first output of the third flip-flop m conductor 41 with the first input of the second register 03 and with the fourth, clock input of the fourth flip-flop 12 and with the first input of the second product circuit 13 and the first output of the fourth flip-flop 12 is connected by the thirteenth conductor 42 to the second input of the second summing circuit 09 the second product circuit 13 is connected by the fourteenth wire 43 to the first clock input of the seventh flip-flop 16, and the first output of the fifth flip-flop 14 is connected by the fifteenth wire 44 to the second data input of the sixth flip-flop 15 and data input of the first flip-flop 02 and the first data input of the second flip-flop 08 and with the second flip-in input of the second flip-flop 06 and the second data input of the fourth flip-flop 72 and the third input of the fourth flip-flop 12 and the 16th output. The conductor 45 is connected to the first output of the sixth flip-flop 15 and the seventeenth output wire 46 is connected to the first output of the seventh flip-flop 16.

Obvody pro přenos dat mezi mikroprogramem řízeným řadičem a autonomní paralelní datovou cestou pracují takto:The data transfer circuits between the controller-controlled microprogram and the autonomous parallel data path operate as follows:

Impulsem na pátém vodiči 34 se vynulují všechny klopné obvody. Tím, že je nulový patnáctý 44 vodič, se nahodí druhý 08 a čtvrtý 12 klopný obvod.An impulse on the fifth wire 34 resets all flip-flops. Being a zero fifteenth 44 wire, a second 08 and a fourth 12 flip-flop are cast.

Impulsem na druhém vodiči 31 se zapíší data z první sběrnice 22 do prvního registru 02. Přes druhý registr 03 se informace objeví na třetí sběrnici 24 a přes třetí registr 04 na čtvrté sběrnici 22· Impulsem na šestém vodiči 35. který je odvozen z impulsu na vodiči druhém £1 se nahodí pátý klopný obvod 14. Tím se umožní nahození prvního klopného obvodu 07 hodinovým impulsem na čtvrtém vodiči 33. Náběžnou hranou na osmém vodiči 37 se vynuluje druhý klopný obvod 08 a ukončí se zápis dat do třetího registru 04. čímž se zafixuji data na čtvrté sběrnici 25.A pulse on the second conductor 31 writes the data from the first bus 22 to the first register 02. Via the second register 03 the information appears on the third bus 24 and via the third register 04 on the fourth bus 22. A fifth flip-flop 14 is cast to the second flip-flop 14. This allows the first flip-flop 07 to be clocked on the fourth conductor 33. The second flip-flop 08 is reset by a leading edge on the eighth conductor 37 and data writing to the third register 04 is terminated. I fix the data on the fourth bus 25.

Vynulováním druhého klopného obvodu 08 se přes druhý součtový obvod 09 vynuluje pátý klopný obvod 14 a nahodí druhý klopný obvod 08. Dalším impulsem na druhém vodiči 31 se zapíše další byte dat do prvního registru 02. impulsem na šestém vodiči 35 se nahodí pátý klopný obvod 14. Přes otevřený první součinový obvod 10 se nahodí třetí klopný obvod 11 hodinovým impulsem na čtvrtém vodiči 33. Náběžnou hranou na dvanáctém vodiči 41 se vynuluje čtvrtý klopný obvod £2, ukončí zápis dat do druhého registru 03 a zafixují se data na třetí sběrnici 24. Zároveň se přes druhý součinový obvod 13 nahodí sedmý klopný obvod £6, což indikuje, že na třetí 24 a čtvrté 25 sběrnici jsou platná data. Signálem na třetím vodiči 32 se data odeberou přes výstupní obvod 05 sběrnice na výstupní datovou sběrnici 26 a přes první součtový obvod 06 se vynuluje první 22> třetí 11 a sedmý 16 klopný obvod.By resetting the second flip-flop 08, the fifth flip-flop 14 is reset over the second summing circuit 09 and the second flip-flop 08 is fired. By a further pulse on the second conductor 31 the next byte of data is written into the first register 02. Through the open first product circuit 10, the third flip-flop 11 is clocked on the fourth conductor 33. A rising edge on the twelfth conductor 41 resets the fourth flip-flop 42, terminates writing data to the second register 03, and fixes data to the third bus 24. At the same time, a seventh flip-flop 66 is cast across the second product circuit 13, indicating that valid data is on the third 24 and fourth 25 buses. The signal on the third conductor 32 removes data through the bus output circuit 05 to the output data bus 26 and the first 22> third 11 and the seventh 16 flip-flop are reset via the first sum circuit 06.

Dokud se data signálem na třetím vodiči 32 neodeberou, zůstane první 07 a třetí 11 klopný obvod nahozen. Příchodem impulsu na druhém vodiči 31 se data zapíší do prvního registru 02. Impulsem na šestém vodiči 35 se nahodí pátý klopný obvod 14. Jestliže se ani nyní neobjeví signál na třetím vodiči £2, nahodí se příchodem impulsu na druhém vodiči ££ šestý klopný obvod 15. který indikuje přeplnění prvního registru 02.Until the data is collected by the signal on the third conductor 32, the first 07 and the third 11 flip-flop remain on. Upon arrival of the pulse on the second conductor 31, the data is written to the first register 02. The pulse on the sixth conductor 35 pulses the fifth flip-flop 14. If the signal on the third conductor 52 does not appear now, the sixth flip-flop arrives. 15. indicating that the first register 02 is full.

Claims

A circuit for data transmission between a microprocessor-controlled controller and an autonomous parallel data path, consisting of a multiplexer, a first register, a second register, a third register, a data bus output circuit, a first total circuit, a first flip-flop, a second flip-flop, a second total circuit, third flip-flop, fourth flip-flop, second product circuit, fifth flip-flop, sixth flip-flop, and seventh flip-flop, characterized in that the write data bus (20) is connected to the first multiplexer input group (01) and longer the read data input bus (21) is connected to a second multiplexer input group (01) and a first multiplexer output group (01) is connected by a first internal bus (22) to a first input register of the first register (02) and a first output register of the first register (02) is connected by the second v a third internal bus (24) is connected to the first group of inputs of the third register (04) and to the first group of inputs of the output circuit (05) via an internal bus (23) with a first group of inputs of the second register (03) and a first group of outputs of the second register (03) and the first group of outputs of the third register (04) is connected by a fourth internal bus (25) to the second group of inputs of the bus output circuit (05) and further the output data bus (26) is connected to the first group of outputs of the bus output circuit (05); further, the first input wire (30) is connected to the first control input of the multiplexer (01) and the second input wire (31) is connected to the first input of the first register (02) and to the first clock input of the sixth flip-flop (15) and a third input wire (32) is connected to a first input of the first summation circuit (06) and a first input of the output circuit (05) of the bus, and a fourth input line (33) is connected to the first, clock input of the first flip-flop (07) and to the first, clock input of the third flip-flop (11), and the fifth input wire (34) is connected to the second input of the first summation circuit (06); on the third resetting input of the sixth flip-flop (15) and on the fourth resetting input of the second flip-flop (08) and on the first resetting input of the fourth flip-flop (12) and the sixth input wire (35) connected to the first the input of the fifth flip-flop (14) and the first output of the first sum-flip-flop (06) are connected by the seventh conductor (36) to the second reset input of the first flip-flop (07) and the third reset input of the third flip-flop (11) the seventh flip-flop (16) and the first output of the first flip-flop (07) are connected by an eighth conductor (37) to the first input of the third register (04) and to the third clock input of the second flip-flop ( 08) and with a first input of the first product circuit (10) and with a second input of the second product circuit (13) and a first output of the second flip-flop (08) is connected by a ninth wire (38) to the first input of the second total circuit (09) and the second summing circuit (09) is connected by the tenth conductor (39) to the second resetting input of the fifth flip-flop (14) and further the first output of the first product circuit (10) is connected by the eleventh conductor (40) to the second 11) and the first output of the third flip-flop (11) is connected by a twelfth wire (41) to the first input of the second register (03) and to the fourth clock input of the fourth flip-flop (12) and the first input of the second product circuit (13); the first output of the fourth flip-flop (12) is connected by a thirteenth conductor (42) to the second input of the second summation circuit (D9) and the first output of the second The first circuit of the fifth flip-flop (14) is connected to the second data input of the sixth flip-flop (15) and the first output of the fifth flip-flop (14) is connected to the second data input of the sixth flip-flop (15). ) and with the second input of the first flip-flop (10) and with the third data input of the first flip-flop (07) and with the first data input of the second flip-flop (08) and with the second input input of the second flip-flop (08) a flip-flop (12) and a third, flip-in input of the fourth flip-flop (12) and a sixteenth output wire (45) connected to the first output of the sixth flip-flop (15) and a seventeenth output wire (46) connected to the first output the seventh flip-flop (16).