CS217318B1 - Zapojení elektronického obvodu pro nastavení výchozích stavů logické sítě - Google Patents

Abstract

Vynález se týká elektronických logických sítí obsahujících sekvenční obvody. Vynález řeší nastavení výchozího stavu logické el.sítě po připojení napájecího napětí nebo po krátkodobém přerušení napájení. Podstatou vynálezů je,že ke kladnému výstupnímu vodiči napájecího zdroje je přes kondensátor připojen jednak první konec sériové kombinace dvou odporů,jejíž druhý konec je připojen k zápornému výstupnímu vodiči napájeného zdroje,jednak katoda diody,jejíž anoda je připojena rovněž k zápornému výstupnímu vodiči napájecího zdroje,mezi odpory sériová kombinace je připojena vstupní elektroda zesilovacího členu,výstupní elektroda zesilovacího členu je připojena jednak přee zatěžovací odpor ke kladnému výstupnímu vodiči napájecího zdroje,jednak ke vstupu nastavení logická sítě a jeho společná elektroda je připojena k zápornému vodiči napájecího zdroje,přičemž časová konstanta určená hodnotami kondenzátoru a odporů sériová kombinace je větší než časová konstanta napájecího zdroje.

Description

Vynález ee týká zapojeni elektronického obvodu pro nastavení výchozích stavů logické sítě.

Logické sítě obsahující sekvenční obvody vyžadují po připojení napájecího napětí či po krátkodobém přerušení dodávky elektrické energie nastavení výchozího stavu.

V současné době je nastavování výchozích stavů zmíněných logických sítí uskutečňováno buď ručně, nebo pomocí časovačích obvodů RC, které zpožďují příchod logické úrovně L respektive H na vstupy nastavení tak, že po zapnutí se logický obvod nalézá v definovaném počátečním stavu již před ustálením provozní hodnoty napájecího napětí.

Nevýhodou ručního nastavování výchozích stavů logické sítě je, že vyžaduje přítomnost obsluhy, která při každém i náhodném výpadku nebo poklesu napájecího napětí ručně, zpravidla pomocí tlačítka, nastaví výchozí stav logické sítě.

Nevýhodou nastavování výchozích stavů logické sítě pomocí časovačích obvodů RC je, že neřeší plně případy krátkodobého přerušení dodávky elektrické energie, při kterém se kapacity zpožďovacích RC článků nestačí vybít pod úroveň L, čímž ae nevytváří podmínky pro nastavení výchozího stavu logické sítě.

Tyto nevýhody do značné míry odstraňuje zapojení elektronického obvodu pro nastaveni výchozích stavů logické sítě podle vynálezu jehož podstatou je, že ke kladnému výstupnímu vodiči napájecího zdroje je přes kondenzátor připojen jednak první konec sériové kombinace dvou odporů, jejíž druhý konec je připojen k zápornému výstupnímu vodiči napájecího zdroje, jednak katoda diody, jejíž anoda \je připojena rovněž k zápornému výstupnímu vodiči napájecího zdroje, mezi odpory sériové kombinace je připojena vstupní elektroda zesilovacího členu, výstupní elektroda zesilovacího členu je připojena jednak přes zatěžovací odpor ke kladnému výstupnímu vodiči napájecího zdroje, jednak ke vstupu nastaveni logické sítě a jeho společná elektroda je připojena k zápornému vodiči napájecího zdroje, přičemž nabíjecí časová konstanta určená hodnotami kondenzátoru a odporů sériové' kombinace je větší než časová konstanta napájecího zdroje.

Výhodou zapojení elektronického obvodu pro nastavení výchozích stavů logické aítě je, že spolehlivě reaguje i na krátkodobé výpadky dodávky elektrická energie.

Příkladné zapojení elektronického obvodu podle vynálezu je schematicky znázorněno na výkresu. Zapojení spolupracuje s logickou síti 1 opatřenou alespoň jedním vstupem 2, nastavení pro nastaveni výchozích stavů řečené logické sítě 1 a napájenou zdrojem J stejnosměrného napětí, opatřeným kladným a záporným výstupním vodičem 4., Napájecí zdroj J může být známého provedení a zahrnuje sítový transformátor 6, usměrňovač 2, filtrační kondenzátor 8 a stabilizátor napětí 2, jejichž parametry určují časovou konstantu napájecího zdroje 1·

Ke kladnému výstupnímu vodiči 4 zmíněného napájecího zdroje J je přes kondenzátor 10 připojen jednak první konec sériové kombinace dvou odporů 11. 11’, jejíž druhý konec je připojen k zápornému výstupnímu vodiči 5, napájecího zdroje J,jednak katoda diody 12, jejíž anoda je připojena rovněž k zápornému výstupnímu vodiči napájecího zdroje J. Mezi odpory ϋ» II* sériové kombinace je připojena vstupní elektroda 13 zesilovacího členu 14.

217 318 přičemž výstupní elektroda 12 zesilovacího členu 14 je připojena jednak přes zatěžovací odpor 16 ke kladnému výstupnímu vodiči 1 napájecího zdroje 2 jednak ke vstupu 2 nastavení logické sítě 1. Společná elektroda YJ_ zesilovacího členu 14 je připojena k zápornému vodiči 5, napájecího zdroje 2· Časová konstanta určené hodnotami kondenzátoru 10 a odporů 11. 11» sériová kombinace, případně i hodnotou vstupního odporu zesilovacího členu 1£, je větší než časová konstanta napájecího zdroje J. Zesilovací člen 14 je tvořen s výhodou Darlingtonovou dvojicí tranzistorů 18. 18».

Po zapnutí napájecího zdroje 2 ^ae nárůst napájecího napětí, v tomto případě na filtračním kondenzétoru 8, přenáší přes kondenzátor 10 a sériovou kombinaci odporů 11. 11’ tvořící dělič napětí na vstupní elektrodu 13 zesilovacího členu 14. v tomto připadá na bázi prvního tranzistoru 18 Darlingtonovy dvojice. Proud tekoucí vstupní elektrodou 12 zesilovacího členu 14 při nárůstu napájecího napětí způsobí otevření zesilovacího členu 14 a na výstupní elektrodě 1£ se objeví nízká úroveň napětí L, které nastaví výchozí stavy logické sítě 1. Po ustálení napájecího napětí na provozní hodnotě ae kondenzátor 10 nabije na tuto provozní hodnotu napětí a nabíjecí proud odpory 11, 11* sériová kombinace otevírající zesilovací člen 14 zanikne, čímž ae zesilovací člen 14. uzavře a na jeho výstupní elektrodě 13 se objeví vysoká úroveň napětí H, která na nastavení logická aítě 1 nepůsobí .

V případě i krátkodobého přeruěení elektrická energie se kondenzátor 10 velmi rychle vybije přes diodu 12 a je schopen v jakémkoliv stádiu vybíjení filtračního kondenzátem 8, tj. poklesu napájecího napětí, přenést při obnovení dodávky elektrická energie nárůst napájecího napětí přes dělič z odporů 11. H* na vstupní elektrodu 13 zesilovacího členu 14 a tím generovat signál pro nastavení výchozích stavů logická sítě. Generace zmíněného signálu pro nastavení výchozích stavů logické sítě 1 končí při ustálení napájecího napětí na provozní, tj. konstantní hodnotě.

Claims (2)

1. Zapojení elektronického obvodu pro nastavení výchozích stavů logická sítě opatřené alespoň jedním vstupem nastavení a napájená zdrojem stejnosměrného napětí, vykazujícím časovou konstantu, opatřeným kladným a záporným výstupním vodičem pro připojení logická sítě, vyznačené tím, že ke kladnému výstupnímu vodiči (4) zmíněného napájecího zdroje (3) je přes kondenzátor (10) připojen jednak,první vývod aériové kombinace dvou odporů (11,11’), jejíž druhý vývod je připojen k zápornému výstupnímu vodiči (5) napájecího zdroje (3), jednak katoda diody (12), jejíž anoda je připojena rovněž k zápornému výstupnímu vodiči (5) napájecího zdroje (3), mezi dvěma odpory (11,11’) sériové kombinace je připojena vstupní elektroda (13) zesilovacího členu (14), výstupní elektroda (19) zesilovacího členu (14), je připojena jednak přes zatěžovací odpor (16) ke kladnému výstupnímu vodiči (4) napájecího zdroje (3), jednak ke vstupu (2) nastavení logická sítě (1) a jeho společná elektroda (17) je připojena k zápornému vodiči (5) napájecího

217 318 adroje (3).

2. Zapojení elektronického obvodu podle bodu 1, vyznačené tím, že zesilovací člen (14) je tvořen Darlingtonovou dvojicí tranzistorů (18, 18’).