CS216776B1 - Zapojení prioritního arbitru periferie - Google Patents

Abstract

Vynález ae týká oboru samočinné počítače -periferní zařízení. Vynález řeěí proces rozhodování v asynchronním systému se seériovč zřetězeným prioritním signálem, zejména z hlediska obvodově nenáročného ošetření případu vzniku metaetabilních stavů. fieěecí ae dosahuje blokováním výstupních signálů z klopného obvodu, který je ve funkci přidělovaČe priority, po dobu nutnou k ustálení metastabilního stavu. Přitom ss využívá Integračního členu, který je zde pro kompenzaci zpoždění vlastního klopného obvodu a doba trvání blokovacího intervalu závisí na velikosti kapacity kondenzátoru integračního členu. Možnost použití je v uvedeném oboru.

Description

íředmětem vynálezu je zapojeni prioritního arbitru periferie, které řeěí prooea rozhodování v asynchronním systému ss sériové zřetězeným prioritním signálem, zejména z hlediska obvodově nenáročného ošetření případu vzniku metaetabllníoh stavů.

Caato používaným způsobem spolupráce procesoru s periferními zařízeními je přerušovací režim. Uvažujme eyetém s asynchronní obousměrnou komunikační sběrnicí, na kterou jsou přes interferejsové obvody paralelně připojeny promesor, operační paměť a periferní zařízení. Přerušovací meohanismus je založen na sériově zřetězeném prioritním signálu, který po akoeptování žádosti o přerušení vysílá prooeeor. Tento signál ee šíří poetuphě rozhodovacími obvody všeoh připojených perifemíoh zařízení až na prioritní vetup žádajícího zařízení. Poté se šíření prioritního signálu přeruší a v příslušných obvodeoh se spustí proces obsazení pbžrfl&eée a vysílání adresy vektoru přerušení do procesoru. Žádosti o přerušení jednotlivých periferních zařízení se sčítají ně společné lince komunikační sběrnice. Tyto žádosti vznikej! na základě splněných vnitřních^podmlnek pro blok generace žádosti v interferejsových obvodeoh periferních zařízení. V dosud používaných zapojeních prioritních arbitrů ee vyskytují některé nedostatky jeko je buá obvodová náročnost realizace nebo neošetření metaetabilních stavů, které vznikají v důsledku střetu prioritního signálu a signálu vnitřní žádosti periferního zařízení na vstupech arbitru.

Kompromisní řešení uvedených nedostatků nabízí zapojení prioritního arbitru podle vynálezu, jehož podstata spočívá v tom, že klopný obvod citlivý na hranu hodinového signálu má přímý výstup spojen e prvním vetupem prvního hradle, jehož druhý vetup je epojen e výstupem integračního členu a e druhým vetupem druhého hradle, přičemž negovaný výstup klopného obvodu citlivého na hranu hodinového signálu je spojen s prvním vetupem druhého hradla.

Výhoda uvedeného zapojení spočívá ve využití zpožděného prioritního signálu z výstupu integračního členu společně pro blokování přímého 1 negovaného výstupu klopného obvodu, který má na datový vetup přivedený signál vnitřní žádosti, β jehož hodinový vetup je ovládaný nezpožděným prioritním signálem. Tím je zajištěno relativně nenáročné obvodové ošetření případu vzniku metaetebilníoh stavů na výstupech tohoto* klopného obvodu. Velikostí kapacity kondenzátoru v Integračním členu lze jednoduchým způsobem měnit dobu trvání blokovacího Intervalu.

Na výkrese je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně e jejich označením.

Linka 2 žádostí je spojena s výstupem 91 druhého vysílače 2 první periferie £, s výstupem 171 žádosti druhé periferie 17 a se vetupem 31 žádosti procesoru 2· Blokovací linka V Je spojena s výstupem 161 třetího vysílače 16. e blokovací svorkou 30 procesoru 2 a z blokováoím výstupem 172 druhé periferie 17. Prioritní výstup 32 prooeaoru 2 J® opojen sa vstupem 50 přijímače 2· jehož první výstup 52 5>e spojen se vstupem 110 integračního členu 11. Druhý výstup 51 přijímače 2 j® opojen o hodinovým vetupem 103 klopného obvodu 10 citlivého na hranu hodinového eignélu, jehož přímý výetup 101 je spojen e prvním vstupem 130 prvního hradla

I

13. jehož negovaný výetup 102 je spojen s prvním vstupem 120 druhého hradla 12, a jehož datový vetup 100 je epojen spojen e. prvním výstupem 60 bloku 8 generace žádosti. Výstup 111 integračního členu 11 je epojen s druhým vstupem 121 druhého hradle 12 a s druhým vstupem 131 prvního hradla 13. Výetup 132 prvního hredls 13 Je spojen se vstupem 140 prvního vysílače 14, Jehož výetup 141 Je spojen e prioritním vstupem 170 druhé periferie 17.

216716 2

Výstup 122 druhého hradla 12 je spojen s nulovacím vstupem 150 klopného obvodu 15 blokovacího aignálu, Jehož negovaný výstup 151 Je spojen se vstupem l6O třetího vysílače 16» Druhý výstup bloku 8 generace žádosti je spojen s datovým vstupem 90 druhého vysílače 2· První výstup

5Ž přijímače 5 je dále spojen β nastavovacím vstupem 152 klopného obvodu 15 blokovacího signálu a a prvním vstupem 60 bloků 6 generace adresy vektoru. Datové linky a výstupní synchroni7 ” seční linkajsou spojeny ae svorkou 173 druhé periferie 17. a výstupem 61 bloku 6 generace adresy vektoru a aa svorkou 33 procesoru J. Linka 18 obsazení je spojena se svorkou 174 druhé periferie 17, ae. svorkou 62 bloku 6 generace adresy vektoru a se svorkou 34 procesoru J. Vstupní synchronizační linka 19 je spojena se svorkou 35 procesoru J, s druhým vstupem 63 bloku 6 generace adresy vektoru a se svorkou 175 druhé periferie 17.

Funkce zapojení je následující: Aktivní signál ná vstupu 82 vyvolá generaci horní hladiny aignálu žádosti na druhém výatupu 81, která se přes druhý vysílač 9 objeví v opačné polaritě na llnoe 2 žádosti. Druhý vysílač 9 je následkem aktivního signálu na řídicím vstupu 92 v propustném stavu, žádost o přeruěení se sejme do vstupu 31 žádosti procesoru a po jejím akceptováni vysílá procesor J aktivní signál z prioritního výatupu 32. Tento signál vyvolá na druhém výstupu 51 přijímače 5 kladnou hranu, která způsobí na hodinovém vstupu 103 sejmutí spodní hladiny na datovém vstupu 100 generované z prvního výstupu 80 bloku 8 generace žádosti. Va přímém výstupu 101 ae objeví a určitým zpožděním spodní hladina a na negovaném výstupu 102 horní hladina signálu. Horní hladina prioritního signálu na vstupu 50 mé dále za následek horní hladinu na prvním výatupu 52, která se objeví na vstupu 110 a způsobí nabíjení kondenzátoru v integračním členu 11. Zpožděná horní hladina ae pak ěíří na druhý vetup 121 druhého hradle 12 a na druhý vstup 131 prvního hrsdls 13. Toto zpoždění kompenzuje dobu, za kterou se ustálí hladiny signálů na výstupech 101 a 102. Vzhledem k tomu, že první hradlo 13, druhá hradlo 12 a první vysílač 14 jsou invertujíeí, objeví se na prioritním vstupu 170 druhé periferie 17 spodní neaktivní hladina a ne nulovacím vstupu 15θ spodní aktivní hladina signálu, Předchozí spodní hladina na negovaném výstupu 151 vyvolaná signálem na nastavovacím vstupu 152. se změní na horní hladinu a přee invertujíeí třetí vysílač 16 se objeví spodní úroveň na blokovací lince 1. Blokovací signál se snímá z blokovací evorky 30 a v příslušných obvodech procesoru J blokuje rozhodovací procea pro případné žádosti o přímý přístup do operační paměti. Rovněž dojde k ukončení generace aktivního signálu z prioritního výstupu J2 a aktivního signálu ns lince 18 obsazení, generovaného do této chvíle ze svorky 34 procesoru J.

Tento stav je indikován na vstupu 60 a na svorce 62 a poté se generuje vlastní aktivní signál ze svorky 62 a z výstupu 61 se vysílá adresa vektoru přerušení na příslušné datové linky 2 doprovázené výstupním synchronizačním signálem. Spodní hladina signálu na nastavovacím vstupu 152 způsobí spodní hladinu na negovaném výatupu 151 poté, co se vybije kondenzátor v integračním členu 11 a na nulovacím vstupu 150 se objeví horní hladina. Procesor J po obdržení výatupníhq synchronizačního signálu a adresy vektoru přerušení na svorce 33 vysílá aktivní signál na vstupní synchronizační linku 19. který se sejme do vstupů 63. Ukončí se vysílání aktivních signálů z výstupu 91 následkem neaktivní hladiny signálu na řídicím vstupu 92, ze svorky ,62 a z výstupu 61. procesor J začne vysílat vlastní signál na lince 18 obsazení a provádí lnstrukoe obslužného podprogramu pro první periferii 4.

Poněkud alořitějěí situace naatane, jeatliSe Bádá o přeruěení druhá periferie 1£. Kladná hrana prioritního signálu na hodinovém vatupu 103 aa můře střetnout ae sněnou horní hladiny na spodní hladihu na datován vstupu 100. Poton můře dojít ke vzniku metaatabilního stavu na vřatupeoh 101 a 102, přičemž'po dobu j.eho trvání jaou první hradlo 13 a druhá hradlo zablokovaná spodní hladinou z výstupu 111. Blokovací Interval je nastaven velikostí' kapacity kondensátoru v integračním členu 11.

Uožnoet použití uvedeného zapojení je v systémech a popsaným způsobem přeruěení.

Claims (1)

1. Zapojení prioritního arbitru periferie vyznačující ae tím, Xa klopný obvod (10) citlivý na hranu hodinového algnálu má přímý výstup (101) apojen a prvním vstupem (130) prvního hradla (13). jehož druhý vetup. (131) je apojen a výstupem (111) integračního Členu (11) a a druhým' vstupem (121) druhého hradla (12), přičemž negovaný výstup (102) klopného obvodu (10) citlivého na hranu hodinového signálu je spojen a prvním vatupem (120) druhého hradla (12).