CS213004B1 - Zapějení logického bleku pre lineární interpelaci s pamětí vstupní instrukce - Google Patents

Description

Vynález ee týká zapejení logickéhe bloku pro lineární interpelaci s pamětí vstupní instrukce.

Dosavadní zapejení používají k výpočtu lineární aproximace převážně sériové zpracování informací, což vyhovovalo prvkové základně, ale přinášelo to zejména zvýšené nároky na frekvenci, která se nepříznivě projevují jak v spolehlivosti, tak i v požadavcích na konstrukci elektronické části. ^rři další vývejevé tendenci na zvyšování rychlosti souřadnicových posunů se stávají frekvenční nároky zapojení omezujícím faktorem.

Uvedené nedostatky odstraňuje zapojení logického bloku pro lineární interpelaci s pamětí vstupní instrukce podle vynálezu, jehož podstatou je, že je vytvořeno ze vstupní paměti, na jejiž první vstup jsou připojeny vodiče pro zaváděni vstupní instrukce, na druhý vstup vstupní paměti i první vstup adresového čítače vodič pro potvrzení platnosti dat na prvním vstupu, ne třetí vstup vstupní paměti je zapojen první výstup adresového čítače, jehož druhý výstup, který rozlišuje fázi čtení a zápisu, je zaveden na první vstup čítače, jehož druhý výstup je zaveden na druhý vstup adresového čítače a první výstup čítače je spojen s prvním vstupem paměti interpolace, s prvním vstupem přepínače adres i s druhým vstupem převodníku, na jehož první vstup je zapojen výstup vstupní paměti a výstup převodníku zaveden na první vstup přepínače vstupu souřadnic, jehož výstup je zaveden na první vstup paměti souřadnic, jejíž výstup je zaveden na vstup paměti čtveřice bitů souřadnic, jejiž i

213 004 výstup je zapejen ne první vstup přepínače vstupu aritmetické jednetky i na první vstup aritmetické jednatky, přičemž výstup přepínače vstupu aritmetické jednatky je zapejen na druhý vstup aritmetické jednatky, jejíž výstup je zapejen ne první vstup paměti znaménka adchylky, na třetí vstup přepínače vstupu souřadnic, na druhý vstup paměti adchylky i na první vstup obvedu vyhednacenl kance interpelace, přičemž jeha první výstup je zaveden ne pátý vstup paměti znaménka adchylky, na třetí vstup výstupníha přepínače, na druhý vstup paměti interpelace i na třetí vstup paměti eperačního kraku, a na jeha druhý výstup je zapojen na čtvrtý vstup výstupníha přepínače, na třetí vstup paměti interpelace i na čtvrtý vstup paměti aperačníh® kraku, jejíž výstup je zapejen na první vstup eperačníhe čítače, na druhý vstup paměti znaménka adchylky i na třetí vstup obvedu vyhodnocení kance interpelace, přičemž první výstup eperačního čítače je zapejen na druhý vstup přepínače vstupu adres, na třetí vstup paměti znaménka odchylky, na třetí vstup přepínače vstupu aritmetické jednatky, na třetí vstup aritmetické jednatky, na druhý vstup abvadu vyhednocení kance interpelace i na druhý vstup výstupního přepínače, zatímce druhý výstup eperačníhe čítače je zaveden na první vstup paměti eperačního kraku, ne jejíž druhý vstup je zapojen vodič pro její startováni, přičemž výstup paměti interpelace je zapojen na pátý vstup paměti operačního kraku, na čtvrtý vstup aritmetické jednatky, na čtvrtý vstup paměti znaménka adchylky, na třetí vstup čítače, na třetí vstup eperačníhe čítače, na třetí vstup přepínače vstupních adres, na druhý vstup přepínače vstupu souřadnic i na druhý vstup přepínače adres, jehaž výstup je zapojen na první vstup přepínače vstupních adres, jehaž výstup je zapejen na druhý vetu paměti seuřadnic i na prvni vstup paměti adchylky, která je svým výstupem zapájena na vstup paměti čtveřice bitů adchylky, jejíž výstup je zaveden na druhý vstup přepínače vstupu aritmetické jednatky, přičemž výstup paměti znaménka odchylky je zsveden zpět na pátý vstup aretmetické jednatky i na první vstup výstupníha přepínače, který má první výstup jednotkových přírůstkových impulsů v ase x a druhý výstup jednatkavých přírůstkavých impulsů v ase y, dále má zapájený taktovací generátar pro synchronizaci meléhs výpočtu lineární aproximace, jehaž výstup je zapejen na druhý vstup čítače i ns druhý vstup eperačníhe čítače a prostřednictvím obou těchto čítačů do ostatních souvisejících obvodů celého logického bloku.

Dále popisované zapojení generuje elementární přírůstkové impulsy pra řízení servasmyčky ovládající dva na sebe kolmé souřadnicové posuvy tak, že na základě velikosti přírůstků v obou osách aproximuje takto zadanou úsečku o libovolném sklenu s odchylkou menší než jeden přírůstkový impuls na jednu nebo druhou stranu úsečky, přičemž koncový bod úsečky je vždy generován s nulovou odchylkou. Paměť vstupní instrukce umožňuje v době, kdy probíhá proces aproximace, nezávisle se zásobit přírůstkovými údeji pro následující úsečku. Toto má příznivý vliv na plynulost řízení mechanických částí vyvozujících souřadnicové posuny i na časové nároky na zdraj dat přímkových úseků.

Sešení podle yynálezu ve srovnání β dosavednimi se vyznačuje především vyšším využitím obvodů střední integrace, což vede ke zmenšení počtu jednotlivých prvků zapojení, které se příznivě projevuje jak ekonomicky ve zmenšení elektronické části, tak i ve zvýšení spolehlivosti zapojení. Vstupní část popisovaného logického bloku je přizpůsobena pre rychlý příjem čtyř šestnáctibitových slov vstupní instrukce do vyravnávací paměti pro snadné spojení se šestnáctibitovým procesorem, vlastní výpočet lineární aproximace úsečky zadané vstupní instrukcí potom přebíhá v sérioparalelním režimu s využitím čtyřbitevé aritmetické jednotky.

213 004

Na přiloženém výkresu je uvedeno zapej.ení ebvedů logického blaku.

^ubved 1 představuje vstupní pemět čtyř šestnáctibitových slov vstupní instrukce, která jsou přivedena na vstup 10. Na vstupu 11 je vstupní signál potvrzující platnost na vstupu 10. Tentýž signál je také přiveden na vstupu 21 obvodu 2, který představuje adresový čítač pro vstupní paměť 1. Pomocí něho jsou při zápisu jednotlivá slova vstupní instrukce postupně adresována. Druhý signál, který je přiveden na vstup 20, určuje adresy při výběru vstupní instrukce ze vstupní paměti 1. Výstup 22 udává adresy a je zaveden na vstup 12 vstupní paměti 1, výstup 23 udává čtecí a zápisovou fázi vstupní paměti 1. Při výběru instrukce ze vstupní paměti £ se zavádí informace z výstupu 13 na vstup 42 převodníku £, který slouží k převodu šestnáctibitového slova na formát 4x4 bity na výstupu 40. Tento převod se uskutečňuje za pomoci čítače 3, jehož výstup 33 je aaveden na vstup 41. Činnost čítače 3 je řízena vstupními signály JO, 31 a 32, z čehož 31 jsou impulsy generované taktovacím generátorem £ a 30 z výstupu 1Q0 obvodu paměti 10 interpolace je signál, který informuje o skončení činnosti vlastního interpolátoru, tj. o ukončení lineární aproximace úsečky zadané předchozí instrukcí. Výstup J4 řídí adresování při výběru instrukce ze vstupní paměti 1.

Na základě informace signálu z výstupu 100?o ukončené interpolaci dochází k řazení informace o velikosti přírůstku v ose x a y do paměti 12 souřadnic. Pro vlastní interpolátor se využijí ze vstupní instrukce pouze dvě šestnáctibitová slova. Přepínač 8 vstupu souřadnic slouží k řazení vstupních informací, vstup 82, nebo během interpolace, vstup 81, mění obsah souřadnic podle výsledku výpočtu aritmetické jednotky 17. Adresování obou pamětí 12 i 13 obstarává přepínač 9 vstupu adres, a to odlišné při nahrávání souřadnic pomocí vstupu 92 a přepínač 7 adres, pomocí vstupu 91 při vlastní interpelaci. Přepínač adres 7 zajišťuje umístění přírůstků X a Y do dvou částí paměti 12 souřadnic tak, že po skončení uležení vstupní informace je v paměti 12 souřadnic následující pořadí šestnácti čtveřic vstupní informace interpolátoru: souřadnice X, přírůstek Y, souřadnice Y, přírůstek X. Na začátku interpelace je hodnota souřadnice rovna přír_stku, během interpolace se přírůstek nemění, souřadnice se po každém interpolečním kroku mění o jedničku, báň X nebo Y, pomoci aritmetické jednotky 17. Současně při nahrávání informací do paměti 12.souřadnic se do paměti 13 odchylky nahrávají nuly, což je zajištěno nulovým výstupem 175 pomocí vstupu 174 obvodu 17 a paměť 18 znaménka odchylky je nastavena na nulu, vstup 184, tj. na kladné znaménko.

Vlastní interpolace probíhá v reálném čase a to rychlostí, kterou určuje frekvence impulsů na druhém vstupu 193 paměti 19 operačního kroku v době, kdy výstup 100 obvodu 10 je logická jednička. Výstup 196 určuje dobu jednoho operačního kroku, tj. provedení změny souřadnice X, respektive Y za pomoci aritmetické jednotky 12, zjištěné nové hodnoty odchylky, zjištění zda souřadnice X a nebo i souřadnice Y vyhovuje podmínce o skončení interpolace v této souřadnici, tj. obvod 16 vyhodnocení konce interpolace, výstup 163 a 164, a vyslání výstupního jednotkového přírůstkového impulsu X nebo Y, tj. výstup 204 nebo 205 výstupního přepínače 20.

Výpočet probíhá za pomoci taktevacího generátoru £ a operačního čítače 6, který slouží jako řadič informací. Výstupní podmínky pro zjišťování znaménka odchylky vyhovující algoritmu lineární interpolace jsou, přivedeny na vstupy 180,181,182,183 a 184 paměti znaménka

213004' odchylky 18, jejíž výstup 185 je jednou ze vstupních podmínek, kterými je řízena činnost aritmetické jednatky 17. Přepínač 11 vstupu aritmetické jednatky přivádí padle stavu řadičevých funkcí přes vstup 111 na aritmetickou jednotku 17 buá příslušnou souřadnici, nebe odchylku, aby byla podle algoritmu lineární aproximace vypočtena nová hodnota :

Podmínka___provedená operace

Obsah paměti odchylky (D)á0 X - 1

D - PY

Obsah paměti odchylky (D)<0 Y - 1

D + PX

Paměti 14 čtveřic bitů souřadnice a 15 odchylky umožňuje zpracovat danou čtveřici bitů informace pomocí aritmetické jednotky 17 a současně na tutéž adresu paměti 12 souřadnic, respektive odchylky 13 zapsat nový obsah čtveřic bitů.

Po skončení aproximace zadaného přímkového úseku nastává opět fáze řazení informací z převodníku £ do obvodů vlastního interpoláteru na základě informace paměti 10 interpelace.

Řešení podle vynálezu lze s výhodou využiti při projektování a stavbě systémů pro řízení obráběcích strojů, kreslicích stolů apod.

Claims (1)

1. Zapojení logického bloku pro lineární interpolaci s pamětí vstupní instrukce, vyznačené tím, že je vytvořeno ze vstupní paměti (1), na jejíž první vstup (D00) jsou připojeny vodiče pro zavádění vstupní instrukce, na druhý vstup (1001) vstupní paměti i první vstup (21) adresového čítače (2) vodič pro potvrzení platnosti dat na prvním vstupu (10), na třetí vstup (1002) vstupní paměti (1) je zapojen první výstup (22) adresového čítače (2), jehož druhý výstup (23), který rozlišuje fázi čtení a zápisu, je zaveden na první vstup (32) čítače (3), jehož druhý výstup (34) je zaveden na druhý vstup (20) adresového čítače (2) a první výstup (33) čítače (3) je spojen s prvním vstupem (101) paměti (10) interpolace, s prvním vstupem (71) přepínače (7) adres i s druhým vstupem (41) převodníku (4), na jehož první vstup (42) je zapojen výstup (13) vstupní paměti (1) a výstup (40) převodníku (4) zaveden na první vstup (82) přepínače (8) vstupu souřadnic, jehož výstup (83) jo zaveden na první vstup (121) paměti (12) souřadnic), jejíž výstup (122) je zaveden ne vstup (140) paměti (14) čtveřice bitů souřadnic, jejíž výstup (141) je zapojen na první vstup (110) přepínače (11) vstupu aritmetické jednotky i na první vstup (171) aritmetické jednotky (17), přičemž výstup (113) přepínače vstupu (11) aritmetické jednotky je zapojen na druhý vstup (170) aritmetické jednotky (17), jejíž výstup (175) je zapojen na první vstup (180) paměti (18) zejména odchylky, na třetí vstup (81) přepínače (8) vstupu souřadnic, na druhý vstup (131) paměti (13) odchylky i na první vstup (160) obvodu (16) vyhodnocení konce interpolace, přičemž jeho první výstup (163) je zaveden na pátý vstup (183) pamětí (18) znaménka odchylky, na třetí vstup (202) výstupního přepínače (20), na druhý vstup (103) paměti (10) interpolace i na třetí vstup (192) paměti (19) operačního kroku, a {jeho druhý výstup (164) je zapojen na čtvrtý vstup (203) výstupního přepínače (20), ne třetí vstup (102) paměti (10) interpolace i na čtvrtý vstup (191) paměti (19) operačního kroku, jejíž výstup (196) je zapojen na první vstup (62) operačního čítače (6), na druhý vstup (182) pa5

   213 004 měti (18) známéhka odchylky i na třetí vstup (162) obvodu (16) vyhodnocení konce interpolace, přičemž první výstup (63) operačního čítače (6) je zapojen na druhý vstup (91) přepínače (9) vstupu adres, ns třetí vetup (181) paměti (18) znaménka odchylky, na třetí vstup (112) přepínače (11) vstupu aritmetické jednotky, na třetí vstup (172) aritmetické jednotky (17), na druhý vstup (161) obvodu (16) vyhodnocení konce interpolace i na druhý vstup (201) výstupního přepínače (20), zatímco druhý výstup (64 operačního čítače (6) je zaveden na první vstup (194) paměti (19) operačního kroku, na jejíž druhý vstup (193) je zapojen vodič pro její startování, přičemž výstup (100) peměti (10) interpolace je zapojen na pátý vstup (190) paměti (19) operačního kroku, ne čtvrtý vstup (174) aritmetické jednotky (17), na čtvrtý vstup (184) peměti (18) znaménka odchylky, na třetí vstup (30) čítače (3), na třetí vstup (60) operačního čítače (6), na třetí vstup (90) přepínače (9) vstupních adres, na druhý vstup (80) přepínače (8) vstupu souřadnic i ne druhý vstup (70) přepínače (7) adres, jehož výstup (72) je zapojen ne první vstup (92) přepínače (9) vstupních adres, jehož výstu (93) je zapojen, ne druhý vstup (120) pmměti (12) souřadnic i na první vstup (130) paměti (13) odchylky, která je svým výstupem (132) zapojena na vstup (150) paměti (15) čtveřice bitů odchylky, jejíž výstup (151) je zaveden na druhý vstup (111) přepínače (11) vstupu aritmetické jednotky, přičemž výstup (185) paměti (18) znaménka odchylky je zaveden zpět na pátý vstup (173) aritmetické jednotky (17) i na první vstup (200) výstupního přepínače (20), který má první výstup (204) jednotkových přírůstkových impulsů v ose x a druhý výstup (205) jednotkových přírůstkových impulsů v ose y, dále má zapojený taktovecí generáter (5) pro synchronizaci celého výpočtu lineární aproximace, jehož výstup (51) je zapojen na druhý vstup (31) čítače (3) i na druhý vstup (61) operačního čítače (6) a prostřednictvím obou těchto čítačů (3,6) de estatních souvisejících obvodů celého logického bloku.