CS212923B1 - Zapojení synchronizační smyčky pro synchronizaci časového zdroje obvodu zobrazení β kmitočtem sítě - Google Patents

Description

Vynález se týká zapojení synchronizační smyčky pro synchronizaci časového zdroje obvodu zobrazení s kmitočtem sítě.

V případě, že kmitočet oscilátoru není synchronizován, se síťovým kmitočtem, má to za následek, že vdechne rušivá magnetická pole (např. magnetické pole elektrického ventilátoru) mají vliv na kvalitu snímku na obrazovce. Snímek se vlní.

V dosavadních známých řešeních se k zamezení rušivých jevů na obrazovce užívá magnetických i elektrických stínění obvodů obrazovky od silových částí zařízení. Tato řešení mají některé nevýhody, např. použití drahých materiálů (permalloy), pracnost výroby i rozměrnost,.

Podstatné zlepěení přináší zapojení synchronizační smyčky podle vynálezu, jehož podstata spočívá v tom, že sekundární vinutí síťového transformátoru je připojeno na vývody dvouceetního usměrňovače, výstup tohoto dvoucestního usměrňovače je epojen β výstupem tvarovacího obvodu, jehož výstup je připojen na vývod, jež tvoří paralelní spojeni vstupů hradla, přičemž výstup prvního hradla NAND je připojen na jeden konec kondenzátoru, přičemž druhý konec kondenzátoru je připojen na vstup druhého hradla NAND, jehož druhý vetup je spojen s výstupem čtvrtého hradla NAND, přičemž vstup fázového

212 923

212 923 detektoru tvoří paralelní spojení vstupů třetího hradla NAND, jehož výetup je spojen e jedním vývodem kondenzátoru a jeho druhý vývod je spojen ee vstupem čtvrtého hradle NAND, přičemž výstup druhého hredla NAND je spojen se vstupem čtvrtého hradle NAND a zároveň tvoří vstup korekčního obvodu, jehož výetup je propojen na ovlédeoí vstup napětové řízeného oscilátoru a výstup tohoto oscilátoru je přiveden na vstup synchronizovaného obvodu a výstup tohoto obvodu Je připojen na vstup fázového detektoru. Tímto zapojením se odstraní rušivé vlivy sítového kmitočtu.

Na připojených výkresech je znázorněn přiklad zapojení synchronizačního obvodu podle vynálezu. Na obr. 1 je zapojení synchronizačního obvodu a na obr. 2 je podrobné zapojení fázového detektoru v tomto synchronizačním obvodu.

Z výstupu 42 fázového detektoru ± postupuje signál na vstup 51 korekčního obvodu 2, kde na výstupu 52 Je signál, jehož stejnosměrná složka je úměrná fázovému rozdílu vstupních signálů fázového detektoru £, jež jsou ns vstupu 41 a druhém vstupu 43. Sig- J nél z výstupu £2 korekčního obvodu £ postupuje na ovládací vstup £J napětové řízeného oscilátoru £. Kmitočet napétové řízeného oscilátoru £ je přímo úměrný atajmoeaérné složce signálu, který je na ovládacím vstupu 61. Signál daného kmitočtu produkovaný napétové řízeným oscilátorem £ postupuje z výstupu £2 na vstup synchronizovaného obvodu 2·

Po vhodném vydělení tohoto kmitočtu signál z výstupu 72 postupuje na druhý vstup detektoru £, a tím uzavírá zpětnou vazbu. Příklad zapojeni fázového detektoru je na obr. 2. Uvedené zapojení ee vyznačuje velkým pásmem pasivní i aktivní synchronizace.

Zapojení podle vynálezu je možno využít v terminálech pro synchronizaci kmitočtu zobrazení e kmitočtem sítě.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zapojení synchronizační smyčky pro synchronizaci časového zdroje obvodu zobrazení s kmitočtem sítě vyznačené tím, že sekundární vinutí (13, 14) transformátoru (1) Je připojeno na vývody (21, 22) dvoucestnáho usměrňovače (2), jehož výstup (23) je spojen ae vstupem (31) tvarovacího obvodu (3), který má výstup (32) připojen na vstup (41), který tvoří paralelní spojení vstupů (81, 82) prvního hradla NAND (8), přičemž výstup (83) prvního hradla NAND (8) je připojen na jeden konec kondenzátoru (9), druhý vývod tohoto kondenzátoru je připojen na vstup (101) druhého hradla RAND (10) a druhý vatup (102) tohoto hradla je spojen s výstupem (133) čtvrtého hradla NAND (13), druhý vstup (43) fázového detektoru (4) tvoří paralelní spojení vstupu (111, 112) třetího hradla NAND (11), výstup (113) tohoto hradla je spojen s jedním vývodem kondensátoru (12), druhý vývod tohoto kondenzátoru je spojen se vstupem (132) čtvrtého hradla NAND (13), výstup (42) druhého hradla NAND (10) je spojen se vstupem (132) hradla (13) a zároveň . tvoří vstup (51) korekčního obvodu (5), přičemž výstup (52) je propojen na ovládací vstup (61) napěíově řízeného oscilátoru (6) a výstup (62) tohoto oscilátoru je přiveden na vstup (71) synchronizovaného obvodu (7), přičemž výstup (72) synchronizovaného obvodu (7) je připojen na vstup (43) fázového detektoru (4).