CS210326B1

CS210326B1 - Connection for decoding the phase coded signal

Info

Publication number: CS210326B1
Application number: CS561278A
Authority: CS
Inventors: Jilji Krejci; Jan Plevka
Original assignee: Jilji Krejci; Jan Plevka
Priority date: 1978-08-30
Filing date: 1978-08-30
Publication date: 1982-01-29

Description

Vynález se týká zapojení pro dekódování fázově kódovaného signálu s číslicovými integrovanými obvody vhodné zejména pro čtecí elektroniku číslicových kazetových magnetofonů.BACKGROUND OF THE INVENTION The present invention relates to a circuit for decoding a phase-coded signal having digital integrated circuits suitable, in particular, for the reading electronics of digital cassette recorders.

V současné době se pro záznam a čteni číslicových informací v magnetopáskových jednotkách a zejména v kazetových magnetopáskových jednotkách běžně používá fázového kódování. Podstata dekódování spočívá v rozlišení směru změn signálu a současně rozlišení změn signálu nesoucích informaci a změn nenesoucích informaci. Při čtení zaznamenané informace je nutné respektovat kolísání hustoty záznamu, dané kolísáním rychlosti posuvu pásky při čtení. Tyto faktory značnou měrou ovlivňují zapojení pro dekódování signálu.At present, phase coding is commonly used to record and read digital information in magnetic tape units, and in particular in cassette tape units. The essence of decoding is to distinguish the direction of the signal changes and at the same time to distinguish the changes of the signal bearing the information and the changes not bearing the information. When reading the recorded information it is necessary to respect the variation of the recording density given by the variation of the tape speed during reading. These factors greatly affect the signal decoding circuitry.

Pro zasynchronování dekodéru při čtení je na počátku záznamu umístěn znak sestávající z 8 změn signálu nesoucích pouze informaci. Přečtením tohoto znaku se uvede dekodér do souběhu s rychlostí přijímaných změn. Při dalších eventuálních změnách rychlosti čtení informace se stačí dekodér sám korigovat na změněnou rychlost.In order to synchronize the decoder during reading, a character consisting of 8 signal changes carrying only information is placed at the beginning of the recording. By reading this feature, the decoder is aligned with the rate of change received. In case of any other possible changes in the speed of reading the information, the decoder can only correct itself for the changed speed.

Některé dosud známé dekodéry využívají principu automatické fázové synchronizace. Efektivní využití tohoto principu však předpokládá použití speciálního LST obvodu - napětově řízeního oscilátoru a fázového detektoru. Jiné zapojení dekodéru používá analogových prvků s využitím principu nabíjení kapacity.Some known decoders use the principle of automatic phase synchronization. However, an effective use of this principle presupposes the use of a special LST circuit - a voltage-controlled oscillator and a phase detector. Another decoder connection uses analog elements using the principle of charging capacity.

Nevýhodou stávajících řešení je nedostupnost speciálních obvodů, menší spolehlivost analogových prvků, větší složitost zapojení nebo nemožnost rychlostní korekce po přijetí synchronizačního znaku.The disadvantages of existing solutions are unavailability of special circuits, less reliability of analog elements, greater complexity of wiring or impossibility of speed correction after receiving the synchronization feature.

Tyto nevýhody odstraňuje zapojení pro dekódování fázově kódovaného signálu podle vjrná2,0326 lezu, jehož podstatou je, že jeho první vstup je připojen k prvnímu vstupu výstupního obvodu a k prvnímu vstupu hradlované propusti, jejíž výstup je připojen na druhý vstup výstupního obvodu, jehož výstup je výstupem zařízení a současně na vstup řídicího registru, jehož třetí výstup je připojen na třetí vstup vratného čítače a na druhý vstup klopného obvodu, zatímco první výstup řídicího registru je připojen ke druhému vstupu hradlované propusti, kdežto druhý výstup řídicího registru je připojen k druhému vstupu násobičky a na druhý vstup čítače, přičemž druhý vstup zapojení je spojen s prvním vstupem násobičky a s prvním vstupem vratného čítače, jehož přenosný výstup je připojen na první vstup klopného obvodu, jehož výstup je připojen na druhý vstup hradlované propusti, výstup násobičky je spojen se vstupem čítače, jehož paralelní výstup je připojen na paralelní vstup vratného čítače.These drawbacks are eliminated by the circuitry for decoding a phase-coded signal according to a particular 2,0326 clue, which is based on the fact that its first input is connected to the first input of the output circuit and the first input of the gated filter whose output is connected to the second input of the output circuit. the device and at the same time the control register input, the third output of which is connected to the third input of the return counter and the second flip-flop input, while the first control register output is connected to the second gated filter input, the second control register output is connected to the second multiplier input; to the second input of the counter, the second input of the connection is connected to the first input of the multiplier and to the first input of the return counter, whose portable output is connected to the first input of the flip-flop; only with a counter input whose parallel output is connected to the parallel input of the return counter.

Výhoda tohoto zapojení je v jednoduchosti, spolehlivosti zapojení a v rychlosti zpětné vazby, která reaguje pouze se spožděním jedné periody dané časovým rozpětím dvou po sobě jdoucích změn signálu nesoucích informaci. Dalěí výhodou je’ to,'že dekodér v zasynchronovaném stavu vyrovnává kolísající rychlost změn po celou dobu záznamu.The advantage of this wiring is in the simplicity, reliability of the wiring and in the speed of the feedback, which reacts only with a delay of one period given by the time span of two consecutive signal changes bearing the information. Another advantage is that the decoder, in the synchronized state, compensates for fluctuating rate of change throughout the recording time.

Zapojení pro dekódování podle vynálezu je tvořeno hradlovou propustí J., na jejíž výstup je připojen řídicí registr 2 a současně druhý vstup 33 výstupního obvodu 2, jehož výstup 34 je současně výstupem 31 dekóderu. První výstup 16 řídicího registru 2 je spojen s druhým vstupem 12 hradlové propusti J_, jeho druhý výstup 15 je spojen jednak s druhým vstupem 30 násobičky J, jednak s druhým vstupem 21 čítače 4, zatímco jeho třetí výstup 12 je připojen na třetí vstup 25 vratného čítače 2 a současně na druhý vstup 28 klopného obvodu 6.The decoding circuit according to the invention is formed by a gate filter J, to the output of which the control register 2 is connected and at the same time the second input 33 of the output circuit 2, whose output 34 is simultaneously the output 31 of the decoder. The first output 16 of the control register 2 is connected to the second input 12 of the gate filter 11, its second output 15 is connected both to the second input 30 of the multiplier J and to the second input 21 of the counter 4, while its third output 12 is connected to the third input 25 counter 2 and simultaneously to the second input 28 of the flip-flop 6.

Násobička 2 je svým výstupem připojena na první vstup 20 čítače 4> jehož výstup 22 je spojen s prvním vstupem 23 vratného čítače 2, jehož výstup 26 je připojen klopný obvod 6. Výstup 29 klopného obvodu 6 je spojen s druhým vstupem 11 hradlové propusti 1, na jejíž první vstup 10 je připojen první vstup 2 zapojeni a současně první vstup 32 výstupního obvodu 2· Druhý vstup 8 zapojení je spojen jednak s prvním vstupem 18 násobičky 2> jednak s prvním vstupem 24 vratného čítače 2·The multiplier 2 is connected to the first input 20 of the counter 4, whose output 22 is connected to the first input 23 of the return counter 2, the output 26 of which is connected to the flip-flop 6. The output 29 of the flip-flop 6 is connected to the second input 11 to which the first input 10 is connected to the first input 2 of the wiring and simultaneously the first input 32 of the output circuit 2 · the second input 8 of the wiring is connected to the first input 18 of the multiplier 2>

Na první vstup 2 zapojení podle vynálezu je přiveden vstupní zakódovaný signál, který je současně veden na vstup 10 hradlované propusti 1. Není-li hradlované propust blokována na svém druhém vstupu 1 1 signálem z výstupu 29 klopného obvodu 6, pak se na jejím výst. pu 13 objeví signál, jenž je přiveden na první vstup 14 řídicího registru 2 a uvede tento registr v činnost. Výstupní signál z třetího výstupu 17 řídicího registru 2 je veden na tře tí vstup 25 vratného čítače 2 a způsobí přepis hodnoty čítače 4 z jeho výstupu 22 na paralelní vstup 23 vratného čítače 2·The first input 2 of the circuit according to the invention is provided with an input coded signal which is simultaneously connected to the input 10 of the gated filter 1. If the gated filter is not blocked at its second input 11 by a signal from the output 29 of the flip-flop 6. pu 13 detects a signal that is applied to the first input 14 of control register 2 and actuates the register. The output signal from the third output 17 of the control register 2 is applied to the third input 25 of the return counter 2 and causes the counter value 4 to be transcribed from its output 22 to the parallel input 23 of the return counter 2.

Signál z třetího výstupu 17 řídicího registru je dále veden na druhý vstup 28 klopného obvodu 6 a způsobí jeho překlopení tak, že se na jeho výstupu 29 objeví blokovací signál vedený na druhý vstup 11 hradlované propusti 2. Signálem z druhého výstupu 15 řídicího registru 2 přivedením na druhý vstup 30 násobičky 2 a druhý vstup 21 čítače 4 se násobička 2 a čítač 4 uvádějí do výchozího stavu. Signál z prvního výstupu 16 řídicího registru 2 přivedený na druhý vstup 12 hradlované propusti 1 upravuje vstupní signál z prvního vstupu 2· ^Na druhý vstup 8 jsou přivedeny odměřovací pulsy, jež jsou dále vedeny na první vstup 2i vratného čítače 2 a způsobují jeho dekrementování.The signal from the third control register output 17 is then routed to the second input 28 of the flip-flop 6 and causes it to flip over so that a blocking signal is applied to its output 29 to the second gate 11 of the gate 2. at the second input 30 of the multiplier 2 and the second input 21 of the counter 4, the multiplier 2 and the counter 4 are reset. The signal from the first output 16 of the control register 2 applied to the second input 12 of the gated filter 1 modifies the input signal from the first input 2 · ^N and the second input 8 is supplied with metering pulses which are further applied to the first input 2i of the return counter 2.

Je-li hodnota vratného čítače nulové, objeví se na jeho výstupu 26 signál, který je veden na první vstup 27 klopného obvodu 6 a způsobí jeho překlopení tak, že signál na výstupu 22 již neblokuje hradlovanou propust 4 na jejím vstupu 11 . Odměřovací pulsy jsou z druhého vstupu 8 současně vedeny na první vstup 18 násobičky 2> které je násobí koeficientem meněím než 1. Výstupní pulsy násobičky 2 jsou z jejího výstupu 19 vedeny na vstup 22 čítače 4, jenž čítá směrem nahoru. Hodnota čítače 4> načtená v časovém rozmezí mezi dvěma platnými změnami signálu, vyhadřuje dobu blokování hradlované propusti 1 v měřítku odměřovacích pulsů. Přijde-li v době blokování na první vstup 10 hradlované propusti 2 nežádoucí změna signálu, pak jí neprojde a na jejím výstupu 13 se neobjeví žádný signál.If the counter value is zero, a signal 26 is output at its output 26, which is applied to the first input 27 of the flip-flop 6, causing it to flip so that the signal at output 22 no longer blocks the gated filter 4 at its input 11. The metering pulses are simultaneously fed from the second input 8 to the first input 18 of the multiplier 2, which multiplies them by a factor of less than 1. The output pulses of the multiplier 2 are routed from its output 19 to the input 22 of the counter 4. The counter value 4, read in the time interval between two valid signal changes, reflects the blocking time of the gated filter 1 at the metering pulse scale. If, at the time of blocking, at the first input 10 of the gated filter 2 an undesired signal change occurs, then it will not pass and no signal will appear at its output 13.

Objeví-li se změna signálu na prvním vstupu 10 v době, kdy hradlovaná propust 2 již není blokována, objeví se na druhém vstupu 33 výstupního obvodu dekodéru 2 strobovací signál, jenž v tomto výstupním obvodu zaznamená polaritu signálu na prvním vstupu 32. Výstupní signál z výstupu 34 výstupního obvodu 2 přivedený na výstup 31 je výstupním signálem dekodéru.If a signal change occurs at the first input 10 while the gated filter 2 is no longer blocked, a strobe signal appears at the second input 33 of the output circuit of the decoder 2, which detects the polarity of the signal at the first input 32 in this output circuit. output 34 of output circuit 2 applied to output 31 is the output signal of the decoder.

Zapojení podle vynálezu je určeno především pro čtecí elektroniku číslicových kazetových magnetofonů používajících způsob fázového kódování záznamu. Dá se však použit obecně v jakékoliv páskové jednotce používající tohoto způsobu kódování.The circuitry according to the invention is primarily intended for reading electronics of digital cassette recorders using a phase coding method of recording. However, it can be used generally in any tape unit using this encoding method.

Claims

SUBJECT OF THE INVENTION

A circuit for decoding a phase-coded signal, characterized in that its first input (9) is connected to a first input (32) of the output circuit (7) and to a first input (10) of a gated filter (1) whose output (13) is connected to a second input (33) of the output circuit (7), the output (34) of which is the wiring output and simultaneously to the input (14) of the control register (2), the third output (17) of which is connected to the third input (25) of the return counter (5) ) and a second input (28) of the flip-flop (6), while the first output (16) of the control register (2) is connected to the second input (12) of the gated filter (1), while the second output (15) of the control register (2) connected to the second input (30) of the multiplier (3) and to the second input (21) of the counter (4), the second connection input (8) being connected to the first input (18) of the multiplier (3) and the first input (24) of the return counter (5), whose portable output (26) is connected to the first input (27) of the flip-flop ( 6), whose output (29) is connected to the second input (11) of the gated filter (1), the output (19) of the multiplier (3) is connected to the input (20) of the counter (4), whose parallel output (22) is connected to the parallel input (23) of the return counter (5).