CS209707B1

CS209707B1 - Arithmetic circuitry for binary multiplication and division

Info

Publication number: CS209707B1
Application number: CS760579A
Authority: CS
Inventors: Zdenek Korvas; Zdenek Pokorny; Jiri Smid
Original assignee: Zdenek Korvas; Zdenek Pokorny; Jiri Smid
Priority date: 1979-11-08
Filing date: 1979-11-08
Publication date: 1981-12-31

Description

Vyn-ález řeší zapojení aritmetických obvodů pro dvojkové násobení a dělení.The invention solves the connection of arithmetic circuits for binary multiplication and division.

Dosavadní zapojení aritmetíckých obvodů pro násobení a dělení sestávají zpravidla ze střadače, který má možnost posuvu nastřádaného čísla. Jsou známy algoritmy, které zmenšují počet akcí střadače při násobení a dělení tím, že se skupiny souvislých jedniček a nul v násobitelí nebo zbytku - v dvojkové soustavě - ošetří jen pomocí dvou akcí střadače, tj. odečtení a přičtení a delšího posuvu.The current arithmetic circuitry for multiplication and division usually consists of a shifter, which has the possibility of shifting the stored number. Algorithms are known to reduce the number of multiplier and divide actions of the inverter by treating groups of contiguous ones and zeros in the multiplier or remainder - in the binary system - with only two actions of the inverter, ie subtraction and addition and longer feed.

Dosud známá zapojení mají poměrně pomalý průběh operací násobení a dělení, takže je nutné zabudovávat do aritmetické jednotky nákladné kombinační posouvací obvody.The hitherto known circuitry has a relatively slow multiplication and division operation, so that it is necessary to incorporate expensive combination feed circuits into the arithmetic unit.

Uvedené nevýhody odstraňuje zapojení aritmetických obvodů pro dvojkové násobení a dělení, které sestává z aritmetického obvodu, pracovního posouvacího registru, pamětí operandu, výstupního registru aritmetického obvodu, ovladače aritmetického obvodu, ovladače a čítače posuvů v pracovním registru, obvodu znaménka výsledku operace v aritmetickém obvodu, obvodu přenosu, prvního až čtvrtého obvodu nonekvivalence, paměti funkce, paměti násobivého přenosu, obvodu výběru sekce pracovního registru a obvodu výběru sekce paměti operandu, podle vynálezu, jehož podstatou je, že na první vstup aritmetického obvodu je připojen vstup z obvodu výběru sekce pracovního registru, na jehož vstup je připojen datový výstup z pracovního posouvacího registru, přičemž na druhý vstup aritmetického obvodu je připojen výstup z obvodu výběru sekce pamětí operandu.These drawbacks are eliminated by arithmetic circuits for binary multiplication and division, which consists of an arithmetic circuit, a working shift register, operand memories, an output register of an arithmetic circuit, an arithmetic circuit controller, an actuator and a shift counter in a working register, an operation result sign circuit in an arithmetic circuit. transfer circuit, first to fourth non-equivalence circuit, function memory, multiplex transfer memory, work register section selection circuit, and operand memory section selection circuit, according to the invention, the input of the work register section selection circuit being connected to the first arithmetic circuit input the input of which is connected to the data output of the working shift register, the second input of the arithmetic circuit being connected to the output of the section of the operand memory section.

Na jeho vstup je připojen datový výstup pamětí operandu, přičemž datový výstup aritmetické· ho obvodu je připojen na vstup výstupního registru aritmetického obvodu, jehož výstup je propojen s datovým vstupem pracovního posouvacího registru, jehož výstupy z nejvyšších řádů jsou připojeny na oba vstupy druhého obvodu nonekvivalence, jehož výstup je připojen na prvý vstup ovládače aritmetického obvodu a na druhý vstup ovladače a čítače posuvů v pracovním posouvacím registru, zatímco přenosový výstup aritmetického obvodu je připojen na vstup obvodu přenosu, jehož výstup je připojen na druhý vstup ovladače aritmetického obvodu. Jeho výstup je spojen s ovládacím vstupem aritmetického obvodu as druhým vstupem paměti funkce, přičemž výstup z řádově nejnižšího bitu pracovního posouvacího registru je připojen na druhý vstup prvého obvodu nonekvivalence a na druhý vstup paměti násobícího přenosu a výstup z druhého řádově nejnižšího bitu pracovního posouvacího registru je připojen na první vstup paměti násobícího přenosu, na jehož třetí vstup je připojen výstup ovladače a čítače posuvů v pracovním posouvacím registru, při čemž výstup paměti násobícího přenosu je spojen s prvním vstupem prvního obvodu nonekvivalence a s druhým vstupem ovladače aritmetického obvodu, jehož třetí vstup je spojen s výstupem třetího obvodu nonekvivalence, přičemž výstup z prvního obvodu nonekvivalence je připojen na první vstup ovladače a čítače posuvů v pracovním posouvacím registru, jehož výstup je spojen s ovládacím vstupem pracovního posouvacího registru a na první vstup paměti funkce. Vstup pracovního posouvacího registru určený pro doplňování zleva je připojen na výstup obvodu znaménka výsledku operace v aritmetickém obvodu, na jehož vstup je připojen znaménkový výstup aritmetického obvodu, podobně vstup pracovního posouvacího registru určený pro doplňování zprava je připojen na výstup Čtvrtého obvodu nonekvivalence, na jehož první vstup je připojen výstup paměti funkce a na druhý vstup je připojen výstup třetího obvodu nonekvivalence, jehož první vstup je spojen s výstupem z řádově nejvyššího bitu pracovního posouvacího registru, zatímco druhý vstup je spojen s výstupem z řádově nejvyššího bit-u paměti operandu, přičemž pracovní posouvací registr má první vstup vstupních dat a paměť operandu má druhý vstup vstupních dat, dále pracovní posouvací registr má výstup výsledku, přičemž ovládač aritmetického obvodu má první vstup pro informaci o typu operace a obdobně ovládač a čítač posuvů v pracovním posouvacím registru má druhý vstup pro informaci o typu operace, přičemž oba vstupy jsou spojeny se vstupním vedením pro informací o typu operace,Its output is connected to the data output of the operand memory, while the data output of the arithmetic circuit is connected to the output register of the arithmetic circuit whose output is connected to the data input of the working shift register whose outputs from the highest order are connected to both inputs of the second nonequivalence circuit. whose output is connected to the first arithmetic circuit controller input and to the second driver and feed counter input in the working shift register, while the arithmetic circuit transfer output is connected to the transmission circuit input, the output of which is connected to the second arithmetic circuit controller input. Its output is coupled to the control input of the arithmetic circuit and to the second function memory input, wherein the output of the lowest-order working shift register bit is connected to the second input of the first non-equivalence circuit and the second multiplier transmission memory input. connected to a first input of the multiplication memory, the third input of which is the output of the controller and the feed counter in the working shift register, wherein the output of the multiplication memory is coupled to the first input of the first non-equivalence circuit; with the output of the third non-equivalence circuit, the output of the first non-equivalence circuit being connected to the first input of the actuator and the feed counter in the working shift register, the output of which is connected to the working input of the working shift the first register of the function memory. The work shift register input for left refill is connected to the output circuit of the operation result sign in the arithmetic circuit to which the sign output of the arithmetic circuit is connected, similarly the work shift register input for refill from the right is connected to the Fourth non-equivalence output the input is connected to the output of the function memory and the second input is connected to the output of the third non-equivalence circuit, the first input of which is coupled to the output of the highest shift bit of the shift shift register, the shift register has a first input of input data and the operand memory has a second input of input data, the working shift register has an output output, the arithmetic circuit controller having a first input for information about the type of operation and similarly TAC shifts in the working shift register has a second input for information about the type of operation, both inputs are connected to an inlet conduit for information on the type of operation,

Proti známým zapojením se tímto způsobem podstatně zrychlí průběh operací násobení a dělení, aniž by bylo nutné zabudovávat do aritmetické jednotky nákladné kombinační posouvací obvody. Zrychlení se dosahuje tím, že pracovní registr aritmetické jednotky je vytvořen jako posouvací registr připadne se zkrácenou periodou posouvacích impulsů proti periodě hodinových impulsů při aritmetických operacích. Řadič je doplněn tak, aby bylo možné v jedné mikroinstrukci o proměnné délce posouvat o proměnný počet bitů , v závislosti na tvaru násobitele nebo zbytku. Zrychlení operací násobení a dělení je zvláště významné při menších šířkách toku dat v aritmetických obvodech, než je šířka operandů, kdy například přičtení násobence trvá dva nebo více cyklů, neboť se zapojením podle vynálezu zmenšuje podstatně počet akcí ári trne t ický ch obvodů.In contrast to known wiring, the process of multiplication and division operations is greatly accelerated in this way, without the need to incorporate costly combination shifting circuits into the arithmetic unit. The acceleration is achieved in that the working register of the arithmetic unit is formed as a shift register, with a shorter pulse period compared to a clock pulse period in arithmetic operations. The controller is added so that it can be shifted by a variable number of bits in one variable length microinstruction, depending on the shape of the multiplier or the remainder. The acceleration of multiplication and division operations is particularly significant at smaller data flow widths in arithmetic circuits than the operand width, where, for example, adding a multiplication takes two or more cycles, since the number of arithmetic circuits is considerably reduced by the circuitry of the invention.

Zapojení podle vynálezu pracuje symetricky pro kladná i záporná čísla vyjádřená v doplňku a vhodným způsobem využívá kombinace aritmetických obvodů s poměrně úzkým tokem dat s pracovním registrem, který má možnost posuvů a několikanásobně větší počet bitů, tj. šířku dat, než aritmetické obvody. Zapojení podle vynálezu umožňuje jednoduchým a levným způsobem aplikovat algoritmus násobení a dělení, kdy při násobení se aritmetická akce provádí jen na rozhraní skupiny nul a jedníček v násobíteli, nebo při osamělé je.dníčce uvnitř skupiny nul a při osamělé nule uvnitř skupiny jedniček v násobiteli. Při dělení se provádí aritmetická akce pouze na rozhraní nul a jedniček zbytku .The circuitry according to the invention operates symmetrically for both positive and negative numbers expressed in the appendix and appropriately utilizes a combination of arithmetic circuits with a relatively narrow data flow with a work register which has a shift capability and several times more bits, i.e. data width, than arithmetic circuits. The wiring according to the invention makes it possible to apply a multiplication and division algorithm in a simple and inexpensive manner, where in multiplication the arithmetic action is performed only at the interface of a group of zeros and ones in a multiplier or a lone one. When dividing, an arithmetic action is performed only at the interface of zeros and ones of the remainder.

Proti známým obvodům pro násobení je řešení podle vynálezu výhodnější při zpracování násobitele, v kterém se vyskytuje osamělá jednička /......0 1 0....../ nebo osamělá nula /...1 0 1.../. Tyto případy se zpracovávají jen pomocí jedné aritmetické akce na rozdíl od dvou akcí v obvyklých řešeních.Compared to known multiplication circuits, the solution according to the invention is more advantageous in the processing of a multiplier in which a lone one (...... 10 0 ......) or a lone zero is present. /. These cases are handled using only one arithmetic action, as opposed to two actions in conventional solutions.

Zapojení podle vynálezu je schematicky znázorněno na připojeném výkrese. Sestává z aritmetického obvodu _1_, pracovního posouvacího registru paměti _3 operandu, výstupního registru £ aritmetického obvodu, ovladače 5 aritmetického obvodu, ovládače a Čítače _6 posuvů v pracovním registru, obvodu 7_ znaménka výsledku operace v aritmetickém obvodu, obvodu přenosu, prvního až čtvrtého obvodu j?, 10, 1 1 , 12 nonekvivalence, pamětí 13 funkce, paměti 14 násobícího přenosu, obvodu .15 výběru sekce pracovního registru a obvodu 16 výběru sekce paměti operandu. Na prvý vstup 110 aritmetického obvodu j_ je připojen výstup 152 z obvodu 15 výběru je připojen výstup 4 5 2 z obvodu 15 výběru sekce pracovního regi.3tru, na jehož vstup 151 je přiveden datový výstup 25 z pracovního posouvacího registru 2. Na druhý vstup 120 aritmetického obvodu 1 je připojen výstup 162 z obvodu 16 výběru sekce paměti operandu, na jehož vstup 161 je přiveden datový výstup 32 pamětí 2 operandu. Datový výstup 140 aritraetického~obvodu 1 je přiveden na vstup 41 výstupního registru 4, jf»hož výstup 42 je přiveden na datový vstup 22* pracovního posouvacího registru i.The circuit according to the invention is shown schematically in the attached drawing. It consists of the arithmetic circuit 1, the operational shift register of the operand memory 3, the output register 6 of the arithmetic circuit, the arithmetic circuit controller 5, the controller and the shift register 6 in the working register, the sign 7 of the arithmetic operation result. 10, 11, 12 non-equivalence, function memory 13, multiplication memory 14, working register section selection circuit 15, and operand memory section selection circuit 16. The output 152 of the selection circuit 15 is connected to the first input 110 of the arithmetic circuit 11, the output 45 of the work region section selection circuit 15 is connected, to the input 151 of which a data output 25 from the working shift register 2 is supplied. Arithmetic circuit 1 connects output 162 from operand memory section selection circuit 16, to which input 161 is output data output 32 of operand memory 2. The data output 140 of the arithmetic circuit 1 is applied to the input 41 of the output register 4, the output 42 of which is applied to the data input 22 * of the working shift register 1.

Výstupy 26 a 27 z řádově nejvyšších míst pracovního posouvacího registru 2 jsou přivedeny na vstupy 101 a 102 čtvrtého obvodu 10 nonekvivalence, jehož výstup 103 je přiveden jednak na vstup 51 ovladače 5_ aritmetického obvodu _£, jednak na vstup 51 ovladače 5_ aritmetického obvodu jednak na druhý vstup 61 ovladače a čítače posuvů v pracovním registru. Přenosový vystup 150 aritmetického obvodu 1 je připojen na vstup 81 obvodu 8. přenosu, jehož výstup 82 je přiveden na druhý vstup 54 ovladače 5_ aritmetického obvodu _£, jehož výstup 55 je jednak spojen s ovládacím vstupem 130, řídicím sčítání a odčítání v aritmetickém obvodu jednak se vstupem 132, kterým je při dělení nastaven stav jedna” paměti 13 funkce vyjadřující, že proběhla činnost aritmetického obvodu 1. Výstup 29 z řádově nejnižšího bitu pracovního posouvacího registru £ je připojen na vstup 92 prvního obvodu £ nonekvivalence a na vstup 142 paměti 14 násobícího přenosu.Outputs 26 and 27 from the order of magnitude of the working shift register 2 are applied to inputs 101 and 102 of the fourth non-equivalence circuit 10, whose output 103 is connected to the input 51 of the arithmetic circuit 5 and to the input 51 of the arithmetic circuit 5 second input 61 of the actuator and feed counter in the working register. The transmission output 150 of the arithmetic circuit 1 is connected to the input 81 of the transmission circuit 8, whose output 82 is connected to the second input 54 of the arithmetic circuit controller 5, whose output 55 is connected to the control input 130, control addition and subtraction in the arithmetic circuit. on the one hand, with the input 132, which is set to one memory state 13 of the function indicating that the arithmetic circuit 1 has been operating, the output 29 of the lowest-order bit of the shift shift register 6 is connected to input 92 of the first non-equivalence circuit. multiplication transmission.

Výstup 28 z bitu o jeden řád vyššího pracovního posouvacího registru 2 je připojen na vstup 141 paměti 14 násobícího přenosu, na jehož další vstup 143 je připojen výstup 64 ovladače a čítače 6 posuvů v pracovním registru, přičemž podmínky nastavení paměti 14 násobícího přenosu jsou uvedeny v následující tabulce:The output 28 of the bit by one order of the higher working shift register 2 is connected to the input 141 of the multiplication memory 14, to the other input 143 the output 64 of the controller and the feed counter 6 in the working register are connected. the following table:

28 28 29 29 OPNP OPNP 64 64 OBSAH _c CITACE POSUVU = VCONTENTS _c FEED SHIFT = V IPNP IPNP 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 . 1 . 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 0 0

kde:where:

PNP s paměť násobícího přenosuPNP with memory multiplication transfer

IPNP = vstup PNPIPNP = PNP input

OPNP = stav PNPOPNP = PNP status

Výstup 144 paměti 14 násobícího přenosu je spojen jednak se vstupem 91 prvního obvodu 9_ nonekvivalence, jednak se vstupem 5 2 ovladače £ aritmetického obvodu J_. Výstup 113 z třetího obvodu 11 nonekvivalence je spojen se vstupem 5 3 ovladače 5_ aritmetického obvodu Výstup 93 z prvního obvodu 9. nonekvivalence je připojen na první vstup 61 ovladače a čítače 6 posuvů v pracovním registru, jehož výstup 63 je spojen jednak s ovládacím vstupem 21 řídicím posuvy v pracovním posouvacím registru 2, jednak se vstupem 131, kterým je nastaven při dělení stav nula v paměti 13 funkce, vyjadřující byl posuv. Doplňování zleva při násobení’· je provedeno na vstupu 23 pracovního posou vacího registru 2 ² výstupu 7 2 obvodu T_ znaménka výsledku operace v aritmetickém obvodu 1, na jehož vstup 71 je připojen znaménkový výstup 160 aritmetického obvodu 2* Doplňování zprava při dělení je provedeno na vstup 24 pracovního posouvacího registru 2_ z výstupu 123 čtvrtého obvodu 12 nonekviva1ence, na jehož první vstup 121 je připojen výstup'133 paměti 13 funkce a na druhý vstup 122 je připoj en výstup 113 třetího obvodu 11 nonekvivalence, jehož první vstup 111 je spojen s výstupem 25 pracovního posouvacího registru 2» zatímco druhý vstup 112 je spojen s výstupem 33 z řádově nejvyššího bitu paměti 2 operandu. Vstupní data jsou přivedena na vstup 200 pracovního posouvacího registru 2 ^{a na} vstup 31 paměti 2 °P^e randu. Výsledek je určen na výstupu 210 pracovního posouvacího registru 2· Informace o typu operace násobení, dělení je přivedena vstupním vedením 01 na vstup 50 ovladače 5_ aritmetického obvodu £ a na vstup 60 ovladače a čítače 2 posuvů v pracovním registru.The output 144 of the multiplication memory 14 is coupled to both the input 91 of the first non-equivalence circuit 9 and the input 52 of the arithmetic circuit controller 52. The output 113 from the third non-equivalence circuit 11 is coupled to the input 5 of the actuator 5 of the arithmetic circuit Output 93 from the first non-equivalence circuit 9 is connected to the first input 61 of the actuator and feedrate counter 6 in the working register. control feeds in the working shift register 2, on the one hand, with input 131, which sets the zero state in the memory 13 of the function expressing the shift during division. Filling left at multiplication '· is performed on the input 23 of the assessment-making registry 2 ² Output 7 2 circuit T_ unsigned operation result in an arithmetic circuit 1, to whose input 71 is connected to the sign output 160 of the arithmetic circuit 2 * Replenishment message when the division is performed on the input 24 of working shift register 2 from output 123 of fourth non-sequential circuit 12, to which first input 121 is connected output 13 of function memory 13 and to second input 122 is connected output 113 of third non-equivalence circuit 11, whose first input 111 is connected to output 25 of the working shift register 2 while the second input 112 is coupled to the output 33 of the most significant bit of the operand memory 2. Input data is applied to the input of 200 working shift register 2 ^and 31 ^{to the} input memory 2 ° P ^e rand. The result is determined at output 210 of work shift register 2. The type of multiplication operation information, division, is applied by input line 01 to input 50 of actuator 5 of arithmetic circuit 6 and to input 60 of actuator and feed counter 2 in work register.

Násobení probíhá takto:Multiplication is as follows:

Na počátku násobení je násobenec umístěn v paměti 3 operandu, násobítel v řádově dolní polovině pracovního posouvacího registru 2 a řádově horní polovina pracovního posouvacího registru obsahuje nuly. Čítač posuvů v ovladače 6_ posuvu v pracovním registru je nastaven na řádový rozsah zpracovávané informace, pamět 14 násobícího přenosu je vynulována. Posuv doprava se provádí v pracovním posouvacím registru 2» pokud je splena podmínka nonekvivalence výstupu paměti 14 násobícího přenosu a výstupu 2 8 z řádového bídu 2^ pracovního posouvacího registru 2 zjištěná prvním obvodem 2 ^no” nekvívalence při současné nenulovosti čítače posuvů. Zleva je doplňována informace z obvodu 2 znaménka výsledku operace v aritmetickém obvodu 2· Pokud není splněna podmínka pro posuv, provádí se v aritmetickém obvodu 1 přičtení násobence, tj. obsah pamětí 2 operandu, k řádově horní polovině násobitele, tj. obsah řádově horní poloviny pracovního posouvacího registru,2> na počátku násobení nuly, jestliže je výstup pamětí 14 násobícího přenosu roven nule, nebo odečtení násobence, tj. obsah paměti 3 operandu, od řádově horní poloviny násobitele, jestliže výstup paměti 14 násobícího přenosu je roven jedničce,At the beginning of multiplication, the multiplier is located in the operand memory 3, the multiplier in the lower half of the working shift register 2, and the upper half of the working shift register contains zeros. The feed counter in the feed register 6 of the working register is set to the order of magnitude of the information being processed, the multiplication memory 14 is reset. The shift to the right is performed in the working shift register 2 if the condition of non-equivalence of the multiplexing memory output 14 and the output 28 of the working misfeed 2 of the working shift register 2 detected by the first ^no- quality circuit 2 is satisfied. From left is added information from circuit 2 of result sign of operation in arithmetic circuit 2 · If the condition for shift is not fulfilled, in arithmetic circuit 1 is added multiplication, ie content of operand memories 2 to the order of the upper half of multiplier, ie a working shift register, 2> at the beginning of zero multiplication if the output of the multiplication memory 14 equals zero, or subtracting the multiplication, i.e., the contents of the operand memory 3, by the order of the upper half of the multiplier;

Claims

SUBJECT

Arithmetic circuitry for binary multiplication and division consisting of arithmetic circuit, working shift register, operand memory, output register of arithmetic circuit, arithmetic circuit controller, controller and feed counter in working shift register, arithmetic circuit result sign, transfer circuit, first to a fourth non-equivalence circuit, a function memory, a multiplication memory, a working shift register section selection circuit, and an operand memory section selection circuit, characterized in that it is connected to the first input (110) of the arithmetic circuit (1). output (152) from the working shift register section (15), to whose input (151) a data output (25) is connected from the working shift register (2), to the second input (120) of the arithmetic circuit (1) the output (162) of the operand memory section selection circuit (16) is connected to the input (161) of which the data output (32) of the operand memory (3) is connected, wherein the data output (140) of the arithmetic

Operation of the arithmetic circuit 1 is followed by one space shift to the right, adjusting the multiplication memory 14 according to the above table. The algorithm continues with the evaluation of the conditions for the right shift - see above. The end of multiplication is determined by the zero state of the feed counter. The product is stored in the whole range of working shift register 2.

The division is as follows:

At the beginning of the division, the divisor in a normalized form is located in the operand memory 2, the divider over the entire range of the working shift register 2, and its absolute magnitude must only be such that the two highest bits 26 and 27 of the working shift register 2 are equivalent. Otherwise, the result would be overflowed. The feed counter in feed controller 2 is set to the order of magnitude of the information being processed, but not more than half the value of working shift register 2. The shift to the left occurs when both the highest bits 26 and 27 of work shift register 2 are equivalent. non-equivalence. The addition of the digits from the right is determined by the third and fourth non-equivalence circuitry 21 and 12, and the function memory 13 whose value after displacement equals zero, after the operation of the arithmetic circuit 1 equals one.

In case of non-equivalence of the two highest-order bits 26 and 27 of work shift register 2, the summation - for the non-equivalence of the highest-order bits from work shift register 2 and operand memory 3 - is added. and 2 operand memories - divisors from the instantaneous remainder. The end of division is determined by reaching the zero state of the feed counter in the controller and the feed counter 2 in the working register. The result of the division is located in the whole range of the working shift register 2, while the remainder of the working shift register 2 is stored in the order of magnitude, and the proportion is stored in the lower part of the working shift register. One bit per interface is meaningless.

The circuitry according to the invention can advantageously be used in arithmetic units of digital computers.

OF THE INVENTION the circuit (1) is connected to an input (41) of an output register (4) of an arithmetic circuit (1) whose output (42) is connected to a data input 22 (working shift register) of whose outputs (26, 27) the highest orders are connected to both inputs / 101,

102 of the second circuit (10) of non-equivalence whose output (103) is connected to the first input (51) of the actuator (5) of the arithmetic circuit (1) and to the second input (62) of the actuator and feeds counter (6) in the working shift register 2), while the transmission output (150) of the arithmetic circuit (1) is connected to the input (81) of the transmission circuit, whose output (82) is connected to the second input (54) of the actuator (5) of the arithmetic circuit (1), whose output (55) is coupled to the control input (130) of the arithmetic circuit (1) and the second function input (132) of the function (13), the output (29) of the lowest bit 2θ of the working shift register (2) connected to the first input (92) of the first circuit (9) of non-equivalence and the second input (142) of the memory (1.4) of the multiplier transmission and the output (28) of the second lowest order bi209707 of the working shift register (2) are connected to the first input a memory (14) of multiplication transmission to which the third input (143) is the output (64) of the controller and the feed counter (6) in the working register are connected, the output (144) of the memory (14) of the multiplication transfer being connected to the first input (91) of the first circuit (9) an arithmetic circuit (1), the third input (53) of which is connected to the output (113) of the third circuit (11) of the non-equivalence, the output (83) of the first circuit (9) being connected to the first input (61) of the controller and the counter (6) of shifts in the working shift register, the output of which (63) is connected to the control input (21) of the working shift register (2) and to the first input (131) of the memory (13), 2 /, to be completed from left is connected to the output (72) of the circuit (7) of the result of the operation in the arithmetic circuit (1), to whose input ΠΜ is connected the sign output (160) of the arithmetic circuit (1) work shifting regis tru (2) for refilling from the right is connected to the output (123) of the fourth circuit (12) of non-equivalence, to whose first input (121) the output (133) of memory (13) is connected to the second input (122) (113) of a third circuit (11) of non-equivalence whose first input (111) is connected to an output (26) of the highest-order bit of the working shift register (2), while the second input (112) is connected to an output (33) of the highest-order an operand shift register having a first input data input and an operand memory having a second input data input, and an output shift register, and a driver (5) the arithmetic circuit (1) has a first input (50) for operation type information, and likewise a controller and a feed counter (6) in the working shift register (2) has a second input (60) for operation type information, both inputs (50, 60) are connected to the input management (01) for information on the type of operation.