CS209221B1

CS209221B1 - Connexion of microprocessor arithmetic and logical unit

Info

Publication number: CS209221B1
Application number: CS14779A
Authority: CS
Inventors: Jaroslav Bures
Original assignee: Jaroslav Bures
Priority date: 1979-01-05
Filing date: 1979-01-05
Publication date: 1981-11-30

Description

Vynález se týká zapojení aritmetické a logické ^!jednotky mikroprocesoru, zejména pro aplikaci v inteligentních terminálech.The invention relates to arithmetic and logic connections ^. microprocessor units, especially for application in intelligent terminals.

Známá zapojení aritmetických a logických jednotek uiríožňují většinou kromě logických operací provádění aritmetické operace, na příklad sčítání, pouze v binárním tvaru. Tyto jednotky provádějí operace na datech paralelně, takže realizace binárňě-dekadických operací by znamenala velký rozsah aritmetické a logické jednotky, který pro i inteligentní terminály není únosný, Nemožnost { přímého provádění binámě-dekadických operací/ znamená značnou nevýhodu, neboť převody na dekadický tvar je nutno zajistit programem, cbž znamená velké zpomalení operací. Jsou známá též zapojení, umožňující kromě logických operací provádění aritmetické operace, na příklad sčítání pouze v binárně dekadickém tvaru a použitím některéhó známého kódu, na příklad kódu 8421. U těchto zapojení je nevýhodou nemožnost provádění binárních operací. Známá zapojení, která' představují kombinaci předchozích uvedených zapojení, jsou buď rozsáhlá a složitá, nebo nevyhovují svou rychlostí.Known arithmetic and logic unit connections generally allow arithmetic operations, such as addition, to be performed in binary form, in addition to logical operations. These units perform operations on data in parallel, so the implementation of binary-decadic operations would mean a large range of arithmetic and logic units that are not bearable for even intelligent terminals. The impossibility {direct execution of binary-decadic operations / represents a significant disadvantage must be ensured by the program, which means a great slowdown in operations. Connections are also known which allow, in addition to logical operations, to perform an arithmetic operation, for example addition only in binary decimal form and using some known code, for example code 8421. In these connections, the disadvantage is the inability to perform binary operations. The known circuits, which represent a combination of the foregoing, are either extensive and complex or do not suit their speed.

Uvedené nevýhody odstraňuje zapojení aritmetické a logické jednotky mikroprocesoru podle vynálezu, jehož podstatou je, že vstup prvního invertoru je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součinu a tvoří současně první vstup zapojení, kdežto jeho výstup je připojen na první vstiip třetího dvouvstupového obvodu typu negace logického součinu, na první vstup prvního dvouvstupo- ; vého obvodu neekvivalence a na první vstup’ prvního bitu čtyřbitové binární sčítačky, vstup, druhého invertoru je připojen na druhý vstup» dvouvstupového obvodu typu negace logického j součinu a tvoří současně druhý vstup zapojení,) kdežto jeho výstup je připojen na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu, na druhý vstup prvního dvouvstupového obvodu neekvivalence a na druhý vstup · prvního bitu čtyřbitové binární sčítačky, vstup třetího invertoru je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně třetí vstup zapojení, kdežto jeho výstup je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu, na první vstup druhého dvouvstupového obvodu neekvivalence a na první vstup druhého bitu čtyřbitové binární sčítačky, vstup čtvrtého invertoru je připojen na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně čtvrtý vstup zapojení, kdežto jeho výstup je připojen na druhý vstup pátého dvouvstupového obvodu typu negace j logického součinu, na druhý vstup druhého dvouvstupového obvodu neekvivalence a na druhý vstup í druhého bitu čtyřbitové binární sčítačky, vstup ! pátého invertoru je připojen na první vstup šestého dvouvstupového obvodu typu negace logického'¹' součinu a tvoří současně pátý vstup zapojení, kdežto i jeho výstup je připojen na první vstup ¹sedmého dvouvstupového obvodu typu negace logického sóučinu, na první vstup třetího dvouvstu- j pového obvodu neekvivalence a na první vstup třetího bitu čtyřbitové binární sčítačky, vstup šestého invertoru je připojen na druhý vstup šestého dvouvstupového obvodu typu negace logického součinu a tvoří současně šestý vstup zapojení, kdežto jeho výstup je připojen na druhý vstup sedmého dvouvstupového obvodu typu negace logického součinu, na druhý vstup třetího dvouvstupového obvodu neekvivalence a na druhý vstup třetího bitu čtyřbitové binární sčítačky, vstup sedmého invertoru je připojen na první vstup druhého třívstupového obvodu typu negace logic; kého součinu, na první vstup osmého dvouvstupoi vého obvodu typu negace logického součinu a tvoří současně sedmý vstup zapojení, kdežto jeho výstup je připojen na první vstup čtvrtého třívstupového obvodu typu negace logického součinu, na první vstup devátého dvouvstupového obvodu typu nevgace logického součinu, na první vstup čtvrtého (‘dvouvstupového obvodu neekvivalence a na první ^vstup čtvrtého bitu čtyřbitové binární sčítačky, j vstup osmého invertoru je připojen na druhý vstup vdruhého třívstupového obvodu typu negace logického součinu, na druhý vstup osmého dvouvstupo' i vého obvodu typu negace logického součinu a tvoří _t^současně osmý vstup zapojení, kdežto jeho výstup je připojen na druhý vstup čtvrtého třívstupového obvodu typu negace logického součinu, na druhý vstup devátého dvouvstupového obvodu typu negace logického součinu, na druhý vstup čtvrtého jívouvstupového obvodu neekvivalence a na druhý j vstup čtvrtého bitu čtyřbitové binární sčítačky, ! první vstup binárně dekadického dekodéru 4 : 10 tvoří současně devátý vstup zapojení, kdežto jeho i druhý vstup tvoří současně desátý vstup zapojení, jeho třetí vstup tvoří současně jedenáctý vstup zapojení a jeho čtvrtý vstup tvoří současně dvanáctý vstup zapojení, připojitelný na nulový potenciál, výstup dvouvstupového obvodu typu negace logického součinu s otevřeným výstupem je připojen jednak na nastavovací vstup prvního klopného ¹ obvodu typu D, jednak přes odpor na kladný pól zdroje elektrické energie a tvoří současně třináctý vstup zapojení, druhý vstup dvouvstupového obvodu typu negace logického součinu s otevřeným výstupem je připojen na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu a tvoří současně osmnáctý vstup zapojení, první vstup prvního třívstupového obvodu typu negace logického součinu je připojen na první j vstup pátého třívstupového obvodu typu negace · logického součinu a tvoří současně šestnáctý vstup | zapojení, druhý vstup prvního třívstupového obvodu typu negace logického součinu je připojen na druhý vstup pátého třívstupového obvodu typu negace logického součinu a tvoří současně sedmnáctý vstup zapojení, nastavovací vstup druhého klopného obvodu typu D tvoří současně čtrnáctý vstup zapojení, nulovací vstup druhého klopného obvodu typu D tvoří současně patnáctý vstup zapojení, hodinový vstup třetího klopného obvodu typu D a hodinový vstup čtvrtého klopného obvodu typu D jsou spojeny a tvoří současné devatenáctý vstup zapojení, výstup prvního bitu čtyřbitové binární sčítačky je připojen na osmý vstup prvního osmivstupového součtově součinového hradla, výstup druhého bitu čtyřbitové binární sčítačky, je připojen na osmý vstup druhého osmivstupového součtově součinového hradla, na první vstup prvního čtyřvstupového obvodu typu negace logického součinu, na první Vstup sedmého třívstupového Óbvodu typu negace logického součinu, na druhý vstup desátého třívstupového obvodu typu negace logického součinu, na první vstup dvanáctého třívstupového' obvodu typu negace logického soui činu a na vstup devátého invertoru, jehož výstup je , připojeni na první vstup druhého čtyřvstupového obvodu typu negace logického součinu, na první vstup šestého třívstupového obvodu typu negace (logického součinu, na druhý vstup devátého třívstupovéhó obvodu typu negace logického součinu a na první vstup pátého čtyřvstupového obvodu typu negace logického součinu, výstup třetího bitu čtyřbitové binární sčítačky je připojen na osmý vstup třetího osmivstupového součtově součinového hradla, na druhý vstup druhého čtyřvstupového obvodu typu negace logického součinu, na druhý vstup sedmého třívstupového obvodu typu negace logického součinu, na první vstup osmého třívstupového obvodu typu negace logického součinu, na pivní vstup jedenáctého třívstupového obvodu typu negace logického součinu a na vstup desátého invertoru, jehož výstup je připojen na druhý vstup pátého čtyřvstupového obvodu typu negace logického součinu, výstup čtvrtého bitu čtyřbitové . binární sčítačky je připojen na třetí vstup druhého i třívstupového obvodu typu negace logického součinu, na osmý vstup čtvrtého osmivstupového součtově součinového hradla, na třetí vstup druhého čtyřvstupového obvodu typu negace logického součinu, na třetí vstup pátého čtyřvstupového ^obvodu typu negace logickéhó součinu, na druhý vstup jedenáctého třívstupového obvodu typu negace logického součinu, na druhý vstup dvanáctého třívstupového obvodu typu negace logického součinu a ná vstup jedenáctého invertoru, jehož výstup ! Ije připojen na třetí vstup čtvrtého třívstupového óbvodu typu negace logického součinu, na druhý j vstup pfvního čtyřvstupového obvodu typu negace iqgického součinu a na druhý vstup osmého třívstupóvého obvodu typu negace logického součinu, další výstup čtyřbitové binární sčítačky je připojen i na druhý vstup šestého třívstupového obvodu typu negace logického součinu, na první vstup deváté| ho třívstupového obvodu typu negace logického součinu, na první vstup desátého třívstupového obvodu typu negace logického součinu a na vstup dvanáctého invertoru, jehož výstup je připojen na třeští vstup prvního čtyřvstupového obvodu typu negace logického součinu a na třetí vstup čtrnáctého třívstupového obvodu typu negace logického součinu, výstup prvního třívstupového obvodu typu negace logického součinu je připojen ná hodinový vstup prvního klopného obvodu typu D, jehož jedničkový výstup je připojen na další vstup čtyřbitové binární sčítačky a tvoří současně pátý 1 výstup zapojení, kdežto jeho nulový výstup tvoří , Současně šestý výstup zapojení, výstup prvního 1 dvouvstupového obvodu typu negace logického ¹součinu je připojen na nulovací vstup prvního i klopného obvodu typu D, výstup druhého třívstu- j pového obvodu typu negace logického součinu je připojen na druhý vstup třetího třívstupového j obvodu typu negace logického součinu, jehož , výstup je připojen na základní vstup druhého i klopného obvodu typu D, výstup čtvrtého třívstu- i pového obvodu typu negace logického součinu je připojen na třetí vstup třetího třívstupového obvodu typu negace logického součinu, výstup pátého třívstupového obvodu typu negace logického součinu je připojen na hodinový vstup druhého i klopného obvodu typu D, jehož nulový výstup je i připojen na první vstup třetího .třívstupového obvodu typu negace logického součinu a jeho i jedničkový výstup tvoří současně sedmý výstup i zapojení, výstup druhého dvouvstupového obvodů .The above-mentioned disadvantages are eliminated by the connection of the arithmetic and logic unit of the microprocessor according to the invention, which is based on the fact that the input of the first inverter is connected to the first input of the second two-input type of logical product negation, on the first input of the first two input-; the second inverter is connected to the second input of the two-input circuit of the negation of the logic product and forms the second input of the circuit, while its output is connected to the second input of the third two-input circuit logic product negation, the second input of the first two-input non-equivalence circuit, and the second input of the first bit of a 4-bit binary adder, the third inverter input is connected to the first input of the fourth two-input logical product negation circuit. to the first input of the fifth two-input circuit of the type of negation of logic product, to the first input of the second two-input circuit of inequivalence and to the first input of the second bit of the four-bit binary adder and the output is connected to the second input of the fifth two-input circuit of the negation of the logic product, to the second input of the second two-input non-equivalence circuit and to the second input of the second bit of the 4-bit binary adder. the fifth inverter is connected to the first input of the sixth two-input logic ' ¹ ' product negation circuit and also forms the fifth input circuit, while its output is connected to the first input ^{1 of the} seventh two-input logic solo negation circuit input to the first input of the third two-input the non-equivalence circuit and the first input of the third bit of the 4-bit binary adder, the sixth inverter input is connected to the second input of the sixth two-input logic product negation circuit and is also the sixth wiring input while its output is connected to the second input of the seventh two-input logical product negation circuit to the second input of the third two-input non-equivalence circuit and to the second input of the third bit of the four-bit binary adder, the input of the seventh inverter is connected to the first input of the second three-input logic negation circuit; the first input of the eighth two-input logic product negation circuit and at the same time forming the seventh input of the circuit, while its output is connected to the first input of the fourth three-input logic product negation circuit, to the first input of the ninth two-input logic product the input of the fourth (two-input non-equivalence circuit and the first input of the fourth bit of a four-bit binary adder, the eighth inverter input being connected to the second input of the second three-input logic product negation circuit) _t ^ simultaneously eighth input circuit, while its output is connected to the second input circuit of the fourth třívstupového negation AND gate, the other input of the ninth two-input type circuit negation AND gate, the other input of the fourth OR-circuit jívouvstupového and to the second input of the fourth bit of the 4-bit binary adder, the first input of the binary decadicator 4: 10 simultaneously forms the ninth input, while its second input is the tenth input, its third input is the eleventh input, and its fourth input simultaneously twelfth input circuit, connectable to the zero potential, the output of two-input circuit of the negation of a logical product of an open drain output is connected both to the setting input of the first flip ^one circuit D and also through a resistor to the positive pole of electric power source, and simultaneously forms the thirteenth input circuit, the second the input of the two-input logic product negation type with open output is connected to the second input of the first two-input logic product negation type and at the same time it forms the eighteenth wiring input, the first input of the first three-input logic negation type input circuit the product is connected to the first j input of the fifth three-input circuit of the negation · logical product type and simultaneously forms the sixteenth input | wiring, the second input of the first three-input logic product negation circuit is connected to the second input of the fifth three-input logic product negation circuit and is simultaneously the seventeenth wiring input, the second D-flip-flop setting input is the fourteenth wiring input, the second D-flip-flop simultaneously form the fifteenth wiring input, the clock input of the third D-type flip-flop and the clock input of the fourth D-type flip-flop are connected to form the nineteenth wiring input, the first bit of the four-bit binary adder is connected to the eighth input of the first eight-input 4-bit binary adders, is connected to the eighth input of the second eight-input sum product gate, to the first input of the first four-input circuit of the negation of the logical product, to the first input of the seventh three logic product negation circuit, to the second input of the tenth three-input logic product negation circuit, to the first input of the twelfth three-input logic product negation circuit, and to the input of the ninth inverter whose output is connected to the first input of the second four-input logic negation circuit product, to the first input of the sixth three-input negation circuit (logical product, to the second input of the ninth three-input logical product negation circuit, and to the first input of the fifth four-input logical product negation circuit) of the product gate, to the second input of the second four-input circuit of the negation of the logical product, to the second input of the seventh three-input circuit of the negation of the logic product, to the first input of the eighth three-input circuit of the negation of logic to the beer input of the eleventh three-input logic product negation circuit, and to the input of the tenth inverter whose output is connected to the second input of the fifth four-input logic product negation circuit, the output of the fourth bit is four-bit. binary adders are connected to the third input of the second and three input logic product negation circuit, to the eighth input of the fourth eight input logic product, to the third input of the second four input logical product negation circuit, to the third input of the fifth four input logical product negation circuit input of the eleventh three-input circuit of the negation of the logical product, to the second input of the twelfth three-input circuit of the negation of the logical product and the input of the eleventh inverter whose output! It is connected to the third input of the fourth three-input logic product negation circuit, to the second input of the first four-input logic product negation circuit and to the second input of the eighth three-input logical product negation circuit, the other output of the four-bit binary adder is connected to the second input of the sixth three-input circuit type of negation of logical product, on the first input ninth the input of the 10th input of the logic product negation type and the input of the twelfth inverter whose output is connected to the third input of the first 4-input logic product negation circuit and the third input of the 14th input of the logical product negation type, the output of the first three-input circuit of the negation of the logic product is connected to the clock input of the first flip-flop type D, whose one output is connected to the next input of the four-bit binary adder and the first 1 of the two-input logic ^1- type negation circuit is connected to the reset input of both the first and flip-flop type D, the output of the second three-input logic-type negation circuit is connected to the second input of the third three-input logic product negation circuit whose output is connected to the basic input of both the second and flip-flop type D, the output of the fourth three-input logical product negation circuit is connected to the third input of the third three-input logic product negation circuit the logic product negation circuit is connected to the clock input of the second and flip-flop type D, whose zero output is also connected to the first input of the third input of the logic product negation type and its one output is simultaneously the seventh output and wiring, the output of the second two input circuits .

. typu negace logického součinu je připojen na druhý vstup prvního osmivstupového součtově součinového hradla, jehož výstup je připojen ná vstup sedmnáctého invertoru, jehož výstup tvoří současně první výstup zapojení, výstup třetího dvouvstupového obvodu typu negace logického součinu je připojen na vstup třináctého invertoru, jehož výstup je připojen na čtvrtý vstup prvníh^ osmivstupového součtově součinového hradla, výstup prvního dvouvstupového obvodu neekvivalenceje připojen na šestý vstup prvního osmivstur pového součtově součinového hradla, výstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup druhého osmivstupového součtově součinového hradla, je-hóž výstup je připojen na čtvrtý vstup třetího čtyřvstupového obvodu typu negace logického součinu, výstup pátého dvouvstupového obvodu; typu negace logického součinu je připojen na vstup čtrnáctého invertoru, jehož výstup je připojen na, čtvrtý vstup druhého osmivstupového součtově' součinového hradla, výstup druhého dvouvstupo-, vého obvodu neekvivalence je připojen na šestý vstup druhého osmivstupového součtově součinového hradla, výstup šestého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup třetího osmivstupového součtově součinového hradla, jehož výstup je připojen na čtvrtý vstup čtvrtého čtyřvstupového obvodu typu negace logického součinu, výstup sedmého dvouvstupového obvodu typu negace logického součinu je připojen na vstup patnáctého invertoru, jehož výstup je připojen na čtvrtý vstup třetího osmivstupoveho součtově součinového hradla, výstup třetí- i ho dvouvstupového obvodu neekvivalence je připojen na šestý vstup třetího osmivstupového součtově součinového hradla, výstup osmého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup čtvrtého osmivstupového součtově součinového hradla, jehož výstup je připojen na třetí vstup třináctého třívstupovéhci obvodu typu negace logického součinu, výstupj, devátého dvouvstupového obvodu typu negacói logického součinu je připojen na vstup šestnáctého invertoru, jehož výstup je připojen na čtvrtý vstup' . Čtvrtého osmivstupového součtově součinově®) í hradla, výstup čtvrtého dvouvstupového obvodu neekvivalence je připojen na šestý vstup čtvrtého osmivstupového součtově součinového hradla, výstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na první vstup třétího čtyřvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně druhý výstup zapojení, výstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na druhývstUp třetího čtyřvstupového obvodu typu negace* logického součinu, výstup šestého třívstupového obvodu typu negace logického součinu je připojen ha třetí vstup třetího čtyřvstupového Obvodu typu riěgace logického součinu, výstup j sedmého třívstupového obvodu typu negace logickéhp součinu;je připojen na první vstup čtvrtého ' čtyřvstupového obvodu typu negace logického ; sbučinu, výstup osmého třívstupového obvodu typu negace logického součinu je připojen na druhý vstup čtvrtého čtyřvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně třetí výstup zapojení, výstup devátého třívstupového obvodu typu negace logického součinu je připojen na třetí vstup čtvrtého čtyřvstupového fobvodu typu negace logického součinu, výstup ! desátého třívstupového obvodu typu negace logického součinu je připojen na první vstup třináctého Ϊ třívstupového obvodu typu negace logického součinů, jehož výstup tvoří současně čtvrtý výstup zapojení, výstup pátého čtyřvstupového obvodu typu negace logického součinu je připojen na dníhý vstup třináctého třívstupového obvodu typu negájce logického součinu, výstup jedenáctého třívstupového obvodu typu negace logického součipu jě připojen na první vstup čtrnáctého třívstupového obvodu typu negace logického součinu, ; jehóž výstup je připojen na základní vstup prvního klopného obvodu typu D, výstup dvanáctého třívstupového obvodu typu negace logického součinu je připojen na druhý vstup čtrnáctého třívstupového obvodu typu negace logického součinu, pryní výstup binárně dekadického dekodéru 4:10 je připojen na první vstup patnáctého třívstupového obvodu typu negace logického součinu, jehož výstup je připojen na první vstup prvního osmivstupového součtově součinového hradla, na první vstup druhého osmivstupového součtově součino209221 vého hradla, na první vstup třetího osmivstupového součtově součinového hradla a na první vstup | čtvrtého osmivstupového součtově součinového hradla, druhý výstup binárně dekadického dekodéru 4 : 10 je připojen na druhý vstup patnáctého ' třívstupového obvodu typu negace logického squ! činu a na základní vstup čtvrtého klopného obvodu typu D, jehož nulový výstup je připojen na první vstup dvouvstupového obvodu typu negacje logici kého součinu s otevřeným výstupem, třetí 'výstup binárně dekadického dekodéru 4 : 10, je připojén ,na třetí vstup patnáctého třívstupového obvodu typu negace logického součinu a na základní vstup třetího klopného obvodu typu D, jehož toulóyýj Výstup je připojen na první vstup prvníhódvou- ; ústupového obvodu typu negace logického součinu, čtvrtý výstup binárně dekadického dekodéru : 4 : IQ je připojen na vstup osmnáctého invertoru, jehož výstup je připojen na třetí vstup prvního · i osmivstupového součtově součinového hradla, na ' třetí vstup druhého osmivstupového součtově součinového hradla, na třetí vstup třetího osmivstupo- j vého součtově součinového hradla a na třetí vstup čtvrtého osmivstupového součtově součinového : hťadla, pátý výstup binárně dekadického dekodéru 4 : 10 je připojen na vstup devatenáctého invertóru, jehož výstup je připojpň na pátý vstup prvního osmivstupového součtově součinového hradla, ha ; pátý vstup druhého osmivstupového součtově součinového hradla, na pátý vstup třetího osmivstupjoýého součtově součinového hradla a na pátý vstup. logic product negation type is connected to the second input of the first eight-input sum product gate, whose output is connected to the input of the seventeenth inverter, whose output is also the first output output, the output of the third two input logic product negation circuit is connected to the input of the thirteenth inverter connected to the fourth input of the first eight-input summation gate product, the output of the first two-input non-equivalence circuit is connected to the sixth input of the first eight-sum summation gate product, the output of the fourth two-input logic product negation circuit is connected to the second input of the second eight-input summation gate is connected to the fourth input of the third four-input logic product negation circuit, the output of the fifth two-input circuit; type of logic product negation is connected to the input of the fourteenth inverter whose output is connected to the fourth input of the second eight-input summing gate, the output of the second two-input inequivalence circuit is connected to the sixth input of the second eight-input summing gate. the logic product negation is connected to the second input of the third eight-input sum product gate whose output is connected to the fourth input of the fourth four-input logic product negation circuit, the output of the seventh two-input logical product negation circuit is connected to the fifteenth inverter input input of third eight-input sum product gate, output of third and two-input non-equivalence circuit is connected to sixth input of third eight-input sum product gate, output of eighth two input the logic product negation circuit is connected to the second input of the fourth eight-input sum product gate whose output is connected to the third input of the thirteenth three-input logic product negation circuit, the output of the ninth two input logic product negation circuit is connected to the sixteenth inverter input is connected to the fourth input '. The fourth 8-input sum gate product, the output of the fourth two-input non-equivalence circuit is connected to the sixth input of the fourth 8-input sum product gate, the output of the first 4-input logic product negation circuit is connected to the first input of the third 4-input logic product negation circuit. second wiring output, output of the second 4-input logic product negation circuit is connected to the second input of the third 4-input logic product negation circuit * output of the sixth 3-input logical product negation circuit output is connected to the third input of the third 4-input logical product control circuit the logic product negation circuit is connected to the first input of the fourth logic negation four-input circuit; the output, the output of the eighth three-input logic product negation circuit is connected to the second input of the fourth four-input logic product negation circuit, the output of which is simultaneously the third wiring output, the output of the ninth three-input logical product negation circuit product, output! the tenth three-input logic product negation circuit is connected to the first input of the thirteenth Ϊ three-input logic product negation circuit, whose output is also the fourth wiring output, the output of the fifth four-input logic product negation circuit is connected to the daily input of the thirteenth three-input logic product negation circuit the output of the eleventh three-input logic-type negation circuit is connected to the first input of the fourteenth three-input logic-type negation circuit; the output is connected to the basic input of the first D-type flip-flop, the output of the twelfth three-input logic-type negation circuit is connected to the second input of the fourteenth three-input logic-type negation circuit; type of logic product negation, the output of which is connected to the first input of the first eight input sum product gate, to the first input of the second eight input sum gate 209221, to the first input of the third eight input sum gate product and to the first input | The fourth output of the binary decadic 4: 10 decoder is connected to the second input of the 15th three-input logic squ! and to the basic input of the fourth D-type flip-flop whose zero output is connected to the first input of the two-input, open-ended negative input logic circuit, the third output of the binary decadicator 4: 10 is connected to the third input of the fifteenth three-input negating the logic product and the basic input of a third type D flip-flop whose output is connected to the first input by a first-pass; logic product negation circuit, fourth output of binary decadic decoder: 4: IQ is connected to the input of the eighteenth inverter whose output is connected to the third input of both the first and eight input sum gate products, to the third input of the second eight input sum gate products the input of the third eight-input sum product gate and the third input of the fourth eight-input sum product gate: the fifth output of the binary decadic 4: 10 decoder is connected to the input of the nineteenth invertor whose output is connected to the fifth input of the first eight input sum gate; the fifth input of the second eight-input sum product gate, the fifth input of the third eight-input sum product gate, and the fifth input

E/rtého osmivstupóvého součtově součinového adla, šestý výstup biriámě dekadického dekodéi iru 4: 10 je připojen na třetí vstup šestnáctého třívstupového obvodu typu negače logického součinu a na druhý vstup desátého dvouvstupového _: obvodu typu negace logického součinu, jeho/ ; výstup je připojen na sedmý vstup druhého osnjivstupového součtově součinového hradla, na sedmý vstup třetího osmivstupového součtově součinového hradla a na sedmý vstup čtvrtého osm^vstupového součtově součinového hradla, sedmý výí štup binárně dekadického dekodéru 4: 10 je •připojen na vstup dvacátého invertoru, jehož ! Výstup je připojen na čtvrtý vstup prvního ětyřvstut jpového obvodu typu negace logického součinu, ria • čtvrtý vstup druhého čtyřvstupového obvodu typu negace logického součinu, na třetí vstup sedmého třívstupového obvodu typu negace logického sou^ ! činu, na třetí vstup šestého třívstupového obvodu (typu negace logického součinu, na třetí vstup osmého třívstupového obvodu typu negace lůgic! kého součinu, na třetí vstup devátého třívstupové! ho obvodu typu negace logického součinu, na třetí (vstup desátého třívstupového obvodu typu negace logického součinu, na čtvrtý vstup pátého čtyřvstupového obvodu typu negace logického součinu, na třetí vstup jedenáctého třívstupového obvodu typu negace logického součinu a na třetí vstup dvanáctého třívstupového obvodu typu negace logického součinu, sedmý výstup binárně dekadického dekodéru 4 : 10 je dále připojen na druhý vstup šestnáctého třívstupového obvodu typu negace logického součinů, jehož výstup je připojen na třetí vstup prvního třívstupového obvodu typu negace logického ^oučinu a na sedmý vstup prvního osmivstupového součtově součinového hradla, ošmý výstup binárně dekadického dekodéru 4 : 10 je připojen na první vstup desátého dvouvstupového obvodu typu negace logického součinu, na první vstup šestnáctého třívstupového obvodu typu negace logického součinu a na vstup dvacátého prvního invertoru, jehož výstup je připojen na třetí, vstup pátého třívstupového obvodu typu negace logického součinu.E / r of the eight-input sum product address, the sixth output to the decimal decirement decoder 4: 10 is connected to the third input of the 16th three-input non-logic product and the second input of the tenth two-input _: logic product negation, its /; the output is connected to the seventh input of the second eight-input sum product gate, to the seventh input of the third eight-input sum product gate, and to the seventh input of the fourth eight input sum product gate, the seventh input of the binary decadic 4: 10 is connected to the twenty inverter input ! The output is connected to the fourth input of the first four inputs of the logical product negation type, ria • the fourth input of the second four inputs of the logical product negation type, to the third input of the seventh three input logical product negation type circuit! to the third input of the sixth three-input circuit (logical product negation type), to the third input of the eighth three-input logic product negation circuit, to the third input of the ninth three-input logical product negation circuit, to the third to the fourth input of the fifth four-input logic product negation circuit, to the third input of the eleventh three-input logic product negation circuit and to the third input of the twelfth three-input logic product negation circuit, the seventh output of a binary decadic 4: 10 decoder is further connected three-input circuit of negation of logic products, the output of which is connected to the third input of the first three-input circuit of negation of the logic product and to the seventh input of the first eight-input sum product of gate, the binary output of binary decimal encoder 4: 10 is connected to the first input of the tenth two-input logic product negation circuit, to the first input of the sixteenth three-input logic product negation circuit, and to the twenty-first inverter whose output is connected to the third input of the fifth three-input logic product negation circuit.

Zapojení aritmetické a logické jednotky mikroprocesoru podle vynálezu má výhodu v tom, že umožňuje provádění všech základních logických operací a kromě binárního sčítání umožňuje sčítání v binárně dekadickém kódu 8421, které probíhá stejnou rychlostí jako sčítání binární. Celé zapojení je přitom velmi jednoduché. Uvedených vlastností je dosaženo tím, že pro všechny operace jsou, využívány stejné části zapojeni. Současně je dosaženo vysoké rychlosti binárně dekadického sčítání tím, že korekce je provedena jednoduchou kombinační logikou bez použití korekční sčítačky. Rovněž pro oba druhy přenosu tj. pro binární i dekadický přenos jsou používány stejné obvody, což dále Zjednodušuje celé zapojéní logické a aritmetické jednotky. Zapojením podle vynálezu se dosáhne φΙ^Ορ že je možno provádět operace logického sbůčtu, součinu, neekvivalence, binárního sčítání 4 sčítání v kódu 8421 s libovolným (počtem bitq ttnjárního slova nebo s libovolným počtem dekadických číslic vyjádřených v kódu 8421, přičemž operace se provádí serioparalelně po čtyřech bitech a rychlost dekadického sčítání je stejná jako rychlost binárního sčítání, včetně generace přenosů. Současně se dosáhne těchto vlastností s minimálním počtem logických prvků.The connection of the arithmetic and logic unit of the microprocessor of the invention has the advantage of allowing all basic logic operations to be performed and, in addition to the binary addition, allows addition in binary decimal code 8421, which runs at the same rate as the binary addition. The whole connection is very simple. These features are achieved by using the same wiring parts for all operations. At the same time, a high rate of binary decimal addition is achieved by correcting by simple combinational logic without the use of a correction adder. Also for both types of transmission, ie for binary and decadic transmission, the same circuits are used, which further simplifies the whole connection of logic and arithmetic units. The circuit according to the invention achieves φΙ ^ Ορ that it is possible to perform the operations of logical addition, product, inequivalence, binary addition 4 of addition in code 8421 with any (number of bitqs of the word or arbitrary number of decimal digits expressed in code 8421). four bits and the decimal addition rate is the same as the binary addition rate, including the generation of transmissions, while achieving these properties with a minimum number of logical elements.

, příklad zapojení aritmetické a logické jednotky mikroprocesoru podle vynálezu je znázorněn schematicky na obr. la až lc připojených výkresů.An example of an arithmetic and logic unit of a microprocessor according to the invention is shown schematically in Figures 1a to 1c of the accompanying drawings.

Vstup prvního invertoru INV1 pro signál RBUS(O) je připojen ná první vstup druhého dvouvstupového obvodu NSD2 typu negace logického součinu a tvoří současně první vstup 01 zapojení, připojitelný na neznázoměný mikroprocesor, kdežto jeho výstup pro signál RBUS(0) je připojen na první vstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu, na první vstup prvního dvouvstupového obvodu ONI neekvivalence a na prvnívstup 1 prvního bitu čtyřbitové binární sčítačky SČ. Vstup druhého invertoru INV2 pro signál SBUS(0) je připojen na i druhý vstup dvouvstupového obvodu NSD2 typu negace logického součinu a tvoří současně druhý vstup 02 zapojení, připojitelný na mikroprocesor, kdežto jeho výstup pro signál SBUS(0) je připojen na druhý vstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu, na druhý vstup prvního dvouvstupového obvodu ONI neekvjvalence a na druhý vstup 2 prvního bitu čtyřbito5 , vě binární sčítačky SČ. Vstup třetího invertoru j INV3 pro signál RBUS(l) je připojen na první vstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu a tvoří současně třetí vstup 03 zápojení, připojitelný na mikropro- i cesor, kdežto jeho výstup pro signál RBUS(l) je připojen na první vstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu, na první vstup druhého dvouvstupového obvodu ON2 neekvivalence a na první vstup 3 druhého bitu čtyřbitové binární sčítačky SČ. Vstup čtvrtého invertoru INV4 pro signál SBUS(l) je připojen na ! dnihý vstup čtvrtého dvouvstupového obvodu j NSD4 typu negace logického součinu a tvoří ! současně čtvrtý vstup 04 zapojení, připojitelný na ΐ mikroprocesor, kdežto jeho výstup pro signál SBUS(1) je připojen na druhý vstup pátého i dvouvstupového obvodu NSD5 typu negace logic- [ kého součinu, na druhý vstup druhého dvouvstupového obvodu ON2 neekvivalence a na druhý ; vstup 4 druhého bitu čtyřbitové binární sčítačky j SČ. Vstup pátého invertoru INV5 pro signál ‘ RBUS(2) je připojen na první vstup šestého , ^dvouvstupového obvodu NSD6 typu negace logic- Ϊ i kého součinu a tvoří současně pátý vstup 05 í zapojení, připojitelný na mikroprocesor, kdežto [ jeho výstup pro signál RBUS(2) je připojen na ! první vstup sedmého dvouvstupového obvodu NSD7 typu negace logického součinu, na první vstup třetího dvouvstupového obvodu ON3 neekvivalence a na první vstup 5 třetího bitu čtyřbitové i binární sčítačky SČ. Vstup šestého invertoru INV6 i jpro signál SBUS(2) je připojen na druhý vstup šestého dvouvstupového obvodu NSD6 typu negace logického součinu a tvoří současně šestý vstup ‘ 06 zapojení, připojitelný na mikroprocesor, kdežto i «jeho výstup pro signál SBUS(2) je připojen na r, ₍druhý vstup sedmého dvouvstupového obvodu i JÍNSÉ>7 typu negace logického součinu, na druhý' j vstup třetího dvouvstupového obvodu ON3 neek- j i vivalence a na druhý vstup 6 třetího bitu čtyřbitové: í binární sčítačky SČ. Vstup sedmého invertoru ! TNV7 pro signál RBUS(3) je připojen na první : vstup druhého třívstupového obvodu NST2 typu i negace logického součinu, na první vstup osmého i i dvouvstupového obvodu NSD8 typu negace logic- : i kého součinu a tvoří současně sedmý vstup 07 zapojení, připojitelný na mikroprocesor, kdežto ! jeho výstup pro signál RBUS(3) je připojen na ! první vstup čtvrtého třívstupového obvodu NST4 ;The input of the first inverter INV1 for the RBUS signal (O) is connected to the first input of the second two-input logic product negation type NSD2 and at the same time it forms the first wiring input 01 connectable to a microprocessor (not shown). the third two-input circuit of the NSD3 type of the logic product negation, the first input of the first two-input ONI non-equivalence circuit and the first input 1 of the first bit of the four-bit binary adder. The second inverter input INV2 for the SBUS signal (0) is connected to the second input of the two-input logic product negation type NSD2 and simultaneously forms the second wiring input 02, connectable to the microprocessor, while its output for the SBUS signal (0) is connected to the second input of the third of the NSD3 type of the logic product negation type, on the second input of the first two-input ONI circuit of inequality and on the second input 2 of the first bit of four bits5, the binary adders of the SC. The input of the third inverter j INV3 for the RBUS signal (l) is connected to the first input of the fourth two-input logic product negation type NSD4 and simultaneously forms the third trip input 03, connectable to the microprocessor, while its output for the RBUS signal (l) is connected to the first input of the fifth two-input circuit of the NSD5 type of logic product negation, to the first input of the second two-input circuit of ON2 inequivalence, and to the first input 3 of the second bit of the 4-bit binary adder. Input of the fourth inverter INV4 for SBUS signal (l) is connected to! the input of the fourth two-input circuit j NSD4 of the logic product negation type and forms! at the same time, the fourth wiring input 04, connectable to a ΐ microprocessor, while its SBUS signal output (1) is connected to the second input of both the 5th and 2-input logic product negation NSD5, to the second input of the second 2-input ON2 non-equivalence circuit; input 4 of the second bit of the 4-bit binary adder j SC. The input of the fifth inverter INV5 for the RBUS signal (2) is connected to the first input of the sixth, two-input, logic product negation type NSD6, and at the same time forms the fifth circuit input 05, connectable to the microprocessor, while its RBUS output (2) is connected to! the first input of the seventh two-input circuit of the NSD7 type of logic product negation, the first input of the third two-input circuit ON3 of inequivalence and the first input 5 of the third bit of the four-bit and binary adder. The input of the sixth inverter INV6 and the SBUS signal (2) are connected to the second input of the sixth two-input NSD6 logic product negation circuit and simultaneously form the sixth wiring input 06 connected to the microprocessor, while its SBUS output (2) is connected on r, _(the second input of the seventh two-input circuit i JINSE> 7 logic product negation, on the second input of the third two-input circuit ON3 does not indicate vivalence and on the second input 6 of the third bit four bits: í binary adders. for the RBUS signal (3) it is connected to the first: input of the second three-input NST2 type i logic product negation circuit, to the first input of the eighth ii of the two-input NSD8 type logic product negation circuit and forming the seventh input 07 wiring connectable to the microprocessor whereas its output for the RBUS signal (3) is connected to the first input of the fourth three-input NST4 circuit;

týpu negace logického součinu, na první vstup devátého dvouvstupového obvodu NSD9 typu negace logického součinu, na první vstup čtvrtého dvouvstupového obvOdu ON4 neekvivalence a na první vstup 7 čtvrtého bitu čtyřbitové binární ; sčítačky SČ. Vstup osmého invertoru INV8 pro signál SBUS(3) je připojen na druhý vstup druhé- | ho třívstupového obvodu NST2 typu negace logic- ! kého součinu, na druhý vstup osmého dvouvstupo- ί vého obvodu NSD8 typu negace logického součinu ! a tvoří současně osmý vstup 08 zapojení, připojitel- i ný na mikroprocesor, kdežto jeho výstup pro signállogic product negation type, the first input of the ninth two-input NSD9 logic product negation circuit, the first input of the fourth two-input ON4 non-equivalence circuit, and the first input 7 of the fourth bit of a four-bit binary; sčítačky SČ. The input of the eight inverter INV8 for the SBUS signal (3) is connected to the second input of the second- | of the three-input NST2 logic-negation circuit! to the second input of the eighth two-input circuit NSD8 of the logic product negation type! at the same time forming the eighth input 08 of the wiring, connectable to the microprocessor, while its output for the signal

SBUS(3) je připojen na druhý vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu, na druhý vstup devátého dvouvstupového obvodu NSD9 typu negace logického součinu, na druhý vstup čtvrtého dvouvstupového obvodu ON4 neekvivalence a na druhý vstup 8 čtvrtého bitu čtyřbitové binární sčítačky SČ. Prvhí vstup binárně dekadického dekodéru DK 4 : 10 pro signál ROM(23) tvoří současně devátý vstup 09 zapojení, připojitelný na neznázoměnou řídicí paměť typu ROM, kdežto jeho druhý vstup pro signál ROM(24) tvoří současně desátý vstup 010 zapojení, připojitelný na řídicí paměť typu ROM, jeho třetí vstup pro signál ROM(25) tvoří současně jedenáctý vstup 011 zapojení, připojitelný na | řídicí paměť typu ROM a jeho čtvrtý vstup tvoří současně dvanáctý vstup 012 zapojení, připojený , na nulový potenciál. Výstup dvouvstupového obvodu NSOV typu negace logického součinu s otevřeným výstupem pro signál PNSS1 je připojen jednak na nastavovací vstup 14 prvního klopného óbyodu APNS typu D, jednak přes odpor R na kladný pól zdroje elektrické energie a tvoří současně třináctý vstup 013 zapojení, připojitelný na neznázoměný řadič vstupu a výstupu. Druhý vstup • dvouvstupového obvodu NSOtV typu negace logického součinu s otevřeným výstupem pro signál T5A je‘připojen na druhý vstup prvního dvouvstupového obvodu NSD1 typu negace logického .součinu a tvoří současně osmnáctý vstup 018 zápojení, připojitelný, na neznázoměný časový ‘zdroj. První vstup prvního třívstupového obvodu NST1 typu negace logického součinu pro signál TOSC je připojen na první vstup pátého třívstupového obvodu NST5 typu negace logického součinu a tvoří současně šestnáctý vstup 016 zapojení, připojitelný na časový zdroj. Druhý vstup prvního , třívstupového obvodu NST1 typu negace logického součinu pro signál HODP je připojen na druhý vstup pátého třívstupového obvodu NST5 typu negace logického součinu a tvoří současně sedmnáctý vstup 017 zapojení, připojitelný ňa časový zdroj. Nastavovací vstup 24 druhého klopného Jobvodu AOVF typu D pro signál OVFS tvoří současně čtrnáctý vstup 014 zapojení, připojitelný na řadič vsthpu a výstupu. Nulovací vstup 23 druhého klopného obvodu AOVF typu D pro . signál OJflFR tvoří současně patnáctý vstup 015 zapojení, připojitelný na řadič vstupu a výstupu. ^:Hodinový vstup 32 třetího klopného obvodu APNSR typu D a hodinový vstup 42 čtvrtého klopného obvodu APNSS typu D pro signál TAKT jsou spojeny a tvoří současně devatenáctý vstup 0Í9 zapojení, připojitelný na časový zdroj. Výstup 10 prvního bitu čtyřbitové binární sčítačky SČ pro signál Cl je připojen na osmý vstup prvního osmivstupového součtově součinového hradla SSH01. Výstup 20 druhého bitu čtyřbitové binární sčítačky ŠČ pro signál C2 je připojen na osmý vstup druhého, osmivstupového součtově součinového ; hradla SSH02, na pryní vstup prvního čtyřvstupó- i vého obvodu NSC1 typu negace logického součinu, , na první vstup sedmého třívstupového obvodu NST7 typu negace logického součinu, na druhý vstup desátého třívstupového obvodu NST10 typu negace logického součinu, na první vstup dvanáctého třívstupového obvodu NST12 typu negace logického součinu a na vstup devátého invertoru INV9, jehož výstup pro signál C2 je připojen na první vstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu, na první vstup šestého třívstupového obvodu NST6 typu negace logického součinu, na druhý vstup devátého tříystupového obvodu NST9 typu negace logického součinu a na první vstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu. Výstup 30 třetího bitu čtyřbitové binární sčítačky #SČ pro signál C4 je připojen na osmý vstup třetího 'osmivstupového součtově součinového hradla SSHO3, na druhý vstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu, na druhý vstup sedmého třívstupového obvodu NST7 typu negace logického součinu, na první vstup osmého třívstupového obvodu NST8 typu negace logického součinu, na první vstup jedenáctého třívstupového obvodu NST11 typu negace logického součinu a na vstup desátého invertoru INV10, jehož výstup pro signál C4 je připojen na druhý vstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu. Výstup 40 čtvrtého bitu čtyřbitové binární sčítačky SČ pro signál C8 je připojen na třetí vstup druhého třívstupového obvodu NST2 typu negace logického součinu, na osmý vstup čtvrtého osmivstupového součtově součinového hradla SSH04, na třetí vstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu, na třetí vstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu, na druhý vstup jedenáctého třívstupového obvodu NST11 typu negace logického součinu, na druhý vstup dvanáctého třívstupového obvodu NST12 typu negace logického součinu a na vstup jedenáctého invertoru INV11, jehož výstup pro signál C8 je připojen na třetí vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu, na ; druhý vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu a na druhý vstup bsmého třívstupového obvodu NST8 typu negace logického součinu. Další výstup 50 čtyřbitové binární sčítačky SČ pro signál P je připojen na druhý vstup Šestého třívstupového obvodu NST6 typu negace logického součinu, na první vstup devátého třívstupového obvodu NST9 typu negace logického součinu, na první vstup desátého třívstupového obvodu NST10 typu negace logického součinu a na vstup dvanáctého invertoru INV12, jehož výstup pro signál P je připojen na třetí vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu a na třetí vstup čtrnáctého třívstupového obvodu NST14 typu negace logického součinu. Výstup prvního třívstupového obvodu NST1 typu negace logického součinu je připojen na hodinový vstup 12 prvního klopného obvodu •APNS typu D, jehož jedničkový výstup 101 pro signál PNS je připojen na další vstup 9 čtyřbitové binární sčítačky SČ a tvoří současně pátý výstup 005 zapojení, kdežto jeho nulový výstup 102 pro .signál PNS tvoří současně šestý výstup 006 zapojení. Výstup prvního dvouvstupového obvodu NSD1 typu negace logického součinu je připojen na nulovací vstup 13 prvního klopného obvodu APNS typu D. Výstup druhého třívstupového obvodu NST2 typu negace logického součinu je připojen na druhý vstup třetího třívstupového obvodu NST3 typu negace logického součinu, jehož výstup je připojen na základní vstup 21 druhého klopného obvodu AOVF typu D. Výstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu je připojen na třetí vstup třetího třívstupového í obvodu NST3 typu negace logického součinu.The SBUS (3) is connected to the second input of the fourth three-input NST4 logic product negation circuit, to the second input of the ninth two-input logic product negation type NSD9, to the second input of the fourth two-input ON4 nonequivalence circuit and to the second input 8 of the fourth bit of the 4-bit binary adder. The first binary decoder DK 4: 10 input for the ROM signal (23) is simultaneously the ninth wiring input 09, connectable to an unrecognized ROM control memory, while its second input for the ROM signal (24) is the tenth wiring input 010, connectable to the control the ROM type, its third input for the ROM signal (25) is simultaneously the eleventh wiring input 011, connectable to | the ROM control memory and its fourth input simultaneously form the 12th wiring input 012, connected to zero potential. The output of the two-input circuit of the NSOV negation type with open output for the PNSS1 signal is connected both to the setting input 14 of the first flip-flop of the APNS type D and through the R resistor to the positive pole of the power supply. input and output. The second input of the two-input NSOtV negation of the open-source type of the T5A signal is connected to the second input of the first two-input logic-related negation of the NSD1, and simultaneously forms the 18th input 018 of connectable, connectable to a time not shown. The first input of the first three-input NST1 logic-type negation circuit for the TOSC signal is connected to the first input of the fifth three-input NST5 logic-type negation circuit NST5 and at the same time forms the 16th wiring input 016, connectable to a time source. The second input of the first, three-input logic product NST1 circuit for the HODP signal is connected to the second input of the fifth, three-input logic product negation NST5 circuit, and simultaneously forms the seventeenth wiring input 017, connectable to the time source. The setting input 24 of the second flip-flop AOVF type D for the OVFS signal is simultaneously the fourteenth wiring input 014, connectable to the input and output controller. Zero input 23 of the second AOVF type D flip-flop for. the OJflFR signal simultaneously forms the fifteenth wiring input 015, connectable to the input and output controller. ^: Clock input 32 of the third flip-flop APNSR D and the clock input 42 of the fourth flip-flop APNSS D-type signals like are connected to form simultaneously the nineteenth 0Í9 input circuit, connectable to a time source. The output 10 of the first bit of a 4-bit binary adder for the signal C1 is connected to the eighth input of the first eight-input sum gate product SSH01. The output 20 of the second bit of the four-bit binary adder SC for the C2 signal is connected to the eighth input of the second, eight-input sum product; SSH02, first input of the first 4-input NSC1 logic product type, on the first input of the seventh 3-input NST7 logic product type, on the second input of the tenth 3-input NST10 logic product type, the first input of the 12th NST12 of the logic product negation type and to the input of the ninth INV9 inverter whose output for C2 signal is connected to the first input of the second four-input NSC2 type of negation of the logical product, to the first input of the sixth three input logic product negation and logic product negation on the first input of the fifth four-input NSC5 circuit. The third bit output of the 4-bit binary adder # SC for the C4 signal is connected to the eighth input of the third 8-input summation gate of the SSHO3, to the second input of the second four-input NSC2 logic product negation circuit. the first input of the eighth three-input NST8 logic product negation circuit, the first input of the eleventh three-input NST11 logic product negation circuit, and the input of the tenth INV10 inverter whose output for C4 is connected to the second input of the fifth four-input logical product negation type NSC5. The output 40 of the fourth bit of the 4-bit binary adder for the C8 signal is connected to the third input of the second three-input NST2 logic product negation circuit, to the eighth input of the fourth eight-input summation gate product SSH04 the fifth four-input NSC5 of the logic product negation type, the second input of the eleventh three-input NST11 of the logic product negation type, the second input of the twelfth three-input NST12 of the logic product negation type and the 11th inverter INV11 whose output for C8 is connected to the third input of the fourth a three-input NST4 logic product negation type, na; the second input of the first four-input logic product negation NSC1 circuit and the second input of the bst three-input logic product negation NST8 circuit. The other output 50 of the 4-bit binary adder for the P signal is connected to the second input of the 6th NST6 negated logical product type, the first input of the 9th NST9 negated logical product type NST9, the first input of the 10th NST10 negated logical product type NST10 the 12th inverter INV12, whose output for the P signal is connected to the third input of the first four-input logic product negation NSC1 and to the third input of the fourteenth three-input logic product negation NST14. The output of the first three-input NST1 negation of the logic product type is connected to the clock input 12 of the first flip-flop • APNS type D, whose one output 101 for PNS signal is connected to the other input 9 of the 4-bit binary adder. the null output 102 for the PNS signal simultaneously forms the sixth output 006 of the wiring. The output of the first 2-input logic product negation type NSD1 is connected to the reset input 13 of the first D-type flip-flop APNS. The output of the second 3-input logical product negation type NST2 circuit is connected to the second input of the The basic input 21 of the second D-type AOVF flip-flop. The output of the fourth three-input logic product negation NST4 is connected to the third input of the third three-input logic product negation NST3.

Výstup pátého třívstupového obvodu NST5 typu negace logického součinu je připojen na hodinový vstup 22 druhého klopného obvodu AOVF typu D, jehož nulový výstup 202 je připojen na první vstup třetího třívstupového obvodu NST3 typu negace logického součinu a jeho jedničkový výstup 201 pro signál OVF tvoří současně sedmý výstup 007 zapojení, připojitelný na mikroprocesor. Výstup druhého dvouvstupového obvodu NSD2 typu negace logického součinu je připojen na druhý vstup prvního osmivstupového součtově součinového hradla SSH01, jehož výstup je připojen na vstup sedmnáctého invertoru INV17, jehož výstup pro signál AU(0) tvoří současně první výstup 001 zapojení, připojitelný na mikroprocesor. Výstup jtřetího dvouvstupového obvodu NSD3 typu negace logického součinu je připojen na vstup třináctéí ho invertoru INV13, jehož výstup je připojen na čtvrtý vstup prvního osmivstupového součtově součinového hradla SSH01. Výstup prvního; dvouvstupového obvodu ONI neekvivalence je připojen na šestý vstup prvního osmivstupového součtově součinového hradla SSH01. Výstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu je připojen na druhý vstup druhého osmivstupového součtově součinového hradla SSH02, jehož výstup je připojen na čtvrtý vstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu. Výstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu je připojen na vstup čtrnáctého invertoruThe output of the fifth three-input logic product NST5 is connected to the clock input 22 of the second D-type flip-flop AOVF whose null output 202 is connected to the first input of the third three-input logic product negation NST3 and its one output wiring output 007, connectable to microprocessor. The output of the second two-input logic product negation type NSD2 is connected to the second input of the first eight-input sum product gate SSH01, the output of which is connected to the 17th inverter INV17, whose output for the AU signal (0) is simultaneously the first circuit output 001 connected to the microprocessor. The output of the third two-input circuit of the NSD3 type of logical product negation is connected to the input of the thirteenth inverter INV13, whose output is connected to the fourth input of the first eight-input sum product gate SSH01. Output first; The two-input ONI non-equivalence circuit is connected to the sixth input of the first eight-input summing product gate SSH01. The output of the fourth two-input logic product negation type NSD4 is connected to the second input of the second eight-input summed gate product SSH02 whose output is connected to the fourth input of the third four-input logic product negation type of the NSC3. The output of the fifth two-input circuit of the NSD5 logic product type is connected to the input of the fourteenth inverter

INV14, jehož výstup je připojen na čtvrtý vstup druhého osmivstupového součtově součinového hradla SSH02. Výstup druhého dvouvstupového obvodu ON2 neekvivelence je připojen na šestý vstup druhého osmivstupového součtově součinového hradla SSH02. Výstup šestého dvouvstupového obvodu NSD6 typu negace logického součinu je připojen na druhý vstup třetího osmivstupového součtově součinového hradla SSH03, jehož výstup je připojen na čtvrtý vstup čtvrtého čtyřvstupového obvodu NSC4 typu negace logického součinu. Výstup sedmého dvouvstupového obvodu NSD7 typu negace logického součinu je připojen na vstup patnáctého invertoru INV15, jehož výstup je připojen na čtvrtý vstup třetího osmivstupového součtově součinového hradla SŠHÓ3. Výstup třetího dvouvstupového obvodu ON3 neekvivalence je připojen na šestý vstup třetího osmivstupového součtově součinového hradla SŠH03. Výstup osmého dvouvstupového obvodu NSD8 typu negace logického součinu je připojen na druhý vstup čtvrtého osmivstupového součtově součinového hradla SŠH04, jehož výstup je připojen na třetí vstup třináctého třívstupového obvodu NSŤ13 typu negace logického součinu. Výstup devátého dvouvstupového obvodu NSD9 typu negace logického součinu je připojen na vstup šestnáctého invertoru INV16, jehož výstup je připojen ha čtvrtý vstup čtvrtého osmivstupového součtově součinového hradla SŠH04. Výstup čtvrtého dvouvstupového obvodu ON4 neekvivalence je připojen na šestý vstup čtvrtého osmivstupového součtově součinového hradla SSH04. Výstup prvního čtyřvstupového obvodu NSCl typu negace logického součinu je připojen na první vstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu, jehož výstup pro signál ALJ(l) tvoři současně druhý výstup 002 zapojení připojitelný na mikroprocesor. Výstup druhého čtyřvstu; pového obvodu NSC2 typu negace logického součinu je připojen na druhý vstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu. Výstup šestého třívstupového obvodu NST6 typu negace logického součinu je připojen ; na třetí vstup třetího čtyřvstupového obvodu NSC3 l typu negace logického součinu. Výstup sedmého třívstupového obvodu NST7 typu negace logického součinu je připojen na první vstup čtvrtého : čtyřvstupového obvodu NSC4 typu negace logického součinu. Výstup osmého třívstupového obvodu NST8 typu negace logického součinu je připoj jen na druhý vstup čtvrtého čtyřvstupoýého obvodu NSC4 typu negace logického součinu, jehož výstup pro signál ALJ(2) tvoří současně třetí výstup 003 zapojení, připojitelný na mikroproce' sor. Výstup devátého třívstupového obvodu NST9 typu negace logického součinu je připojen na třetí vstup čtvrtého čtyřvstupového obvodu NSC4 typu negace logického součinu. Výstup desátého třívstupového obvodu NST10 typu negace logického součinu je připojen na první vstup třináctého třívstupového obvodu NST13 typu negace logického součinu, jehož výstup pro signál ALJ(3) tvoří současně čtvrtý výstup 004 zapojení, připojitelný na mikroprocesor. Výstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu je připojen na druhý vstup třináctého třívstupového obvodu NST13 typu negace logického součinu. Výstup jedenáctého třívstupového obvodu NST11 typu negace logického součinu je připojen na první vstup čtrnáctého třívstupového obvodu NST14 typu negace logického součinu, jehož výstup pro signál OPV je připojen na základní vstup 11 prvního klopného obvodu APNS typu D. Výstup dvanáctého třívstupového obvodu NST12 typu negace logického součinu je připojen na druhý j vstup čtrnáctého třívstupového obvodu NST14 typu negace logického součinu. První výstup 61' binárně dekadického dekodéru DK 4 : 10 je připojen na první vstup patnáctého třívstupového obvodu NST15 typu negace logického součinu, jehož ^Jvýstup pro signál IOR je připojen na první vstup ; prvního osmivstupového součtově součinového l hradla SSH01, na první vstup druhého osmivstupo- L ] vého součtově součinového hradla SSH02, na ! první vstup třetího osmivstupového součtově součinového hradla SSH03 a na první vstup čtvrtého osmivstupového součtově součinového hradla SSH04. Druhý výstup 62 binárně dekadického dekodéru DK 4 : 10 pro signál IORS je připojen na druhý vstup patnáctého třívstupového obvodu NST15 typu negace logického součinu a na základní vstup 41 čtvrtého klopného obvodu APNSS typu D, jehož nulový výstup 402 pro signál PNSS je připojen na první vstup dvouvstupového obvodu ; NSOV typu negace logického součinu s otevřeným I výstupem. Třetí výstup 63 binárně dekadického dekodéru DK 4 : 10 pro signál IORC je připojen ! na třetí vstup patnáctého třívstupového obvodu | NST15 typu negace logického součinu a na základní vstup 31 třetího klopného obvodu APNSR typu D, jehož nulový výstup 302 pro signál PNSR je připojen na první vstup prvního dvouvstupového obvodu NSD1 typu negace logického součinu. Čtvrtý výstup 64 binárně dekadického dekodéru DK 4 : 10 je připojen na vstup osmnáctého invertoru INV18, jehož výstup pro signál AND je připojen na třetí vstup prvního osmivstupového součtově součinového hradla SSH01, na třetí vstup druhého osmivstupového součtově součinového hradla SSH02, na třetí vstup třetího osmivstupového součtově součinového hradla SSH03 a na třetí vstup čtvrtého osmivstupového součtově součinového hradla SSH04. Pátý výstup 65 binárně dekadického dekodéru DK 4 : 10 je připojen na vstup devatenáctého invertoru INV19, jehož výstup pro signál XOR je připojen na pátý vstup prvního osmivstupového součtově součinového hradla SSH01, na pátý vstup druhého osmivstupového součtově součinového hradla SSH02, na pátý vstup třejího osmivstupového součtově součinového hrábla SSH03 a na pátý vstup čtvrtého osmivstupovétóo součtově součinového hradla SSH04. Šestý výstup 66 binárně dekadického dekodéru DK ; 4 : 10 je připojen na třetí vstup šestnáctého třívstupového obvodu NST16 typu negace logického součinu a na druhý vstup desátého dvouvstupového obvodu NSD10 typu negace logického součinu, jehož výstup pro signál ADD je připojen na sedmý vstup druhého osmivstupového součtově součinového hradla SSH02, nasedmý^vštup třetího osmi-i í vstupového součtově součinového hradla SSH03I a na sedmý vstup čtvrtého osmivstupového součto- i vě součinového hradla SSH04. Sedmý výstup 67 | binárně dekadického dekodéru DK 4 : lOjepřipo- I jen na vstup dvacátého invertoru INV20, jehož výstup pro signál ADEK je připojen na čtvrtý vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu, na čtvrtý vstup druhého čtyř209221________ vstupóvého obvodu NSC2 typu negace logického součinu, na třetí vstup sedmého třívstupového obvodu NST7 typu negace logického součinu, na třetí vstup šestého třívstupového obvodu NST6 j typu negace logického součinu, na třetí vstup osmého třívstupového obvodu NST8 typu negace logického součinu, na třetí vstup devátého třívstupového obvodu NST9 typu negace logického | součinu, na třetí vstup desátého třívstupového obvodu NST10 typu negace logického součinu, na čtvrtý vstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu, na třetí vstup jedenáctého třívstupového obvodu NST11 typu negace logického součinu a na třetí vstup dvanáctého třívstupového obvodu NST12 typu negace logického součinu. Sedmý výstup 67 binárně dekadického dekodéru DK 4 : 10 je dále připojen na druhý vstup šestnáctého třívstupového obvodu NST16 typu negace logického součinu, jehož ! výstup pro signál ADĎ DEK je připojen na třetí vstup prvního třívstupového obvodu NST1, typu j negace logického součinu a ná sedmý vstup prvního t osmivstupového součtově součinového hradla SSH01. Osmý výstup 68 binárně dekadického dekodéru DK 4 : 10 je připojen na první vstup i desátého dvouvstupového obvodu NSD10 typu J negace logického součinu, na první vstup šestnác- j tého třívstupového obvodu NST16 typu negace logického součinu a na vstup dvacátého prvního invertoru INV21, jehož výstup pro signál ÁDDO je připojen na třetí vstup pátého třívstupového obvodu NST5 typu negace logického součinu.INV14, whose output is connected to the fourth input of the second eight-input sum product of the SSH02 gate. The output of the second non-equivalency ON2 input circuit ON2 is connected to the sixth input of the second eight-input sum gate product gate SS02. The output of the sixth two-input logic product negation type NSD6 is connected to the second input of the third eight-input total product gateway SSH03 whose output is connected to the fourth input of the fourth four-input logic product negation type NSC4. The output of the seventh two-input circuit of the NSD7 type of logical product negation is connected to the input of the fifteenth inverter INV15, whose output is connected to the fourth input of the third eight-input sum product gate of SŠHÓ3. The output of the third two-input circuit ON3 of inequivalence is connected to the sixth input of the third eight-input summing product gate SŠH03. The output of the eighth two-input circuit of the NSD8 type of logic product negation is connected to the second input of the fourth eight-input sum of the product gate of SŠH04, whose output is connected to the third input of the thirteenth three-input The output of the ninth two-input circuit of the NSD9 type of logical product negation is connected to the input of the sixteenth inverter INV16, whose output is connected to the fourth input of the fourth eight-input sum product gate of SŠH04. The output of the fourth two-input ON4 non-equivalence circuit is connected to the sixth input of the fourth eight-input sum gate product SSH04. The output of the first four-input logic product negation type NSCl is connected to the first input of the third four-input logic product negation type NSC3, whose output for the ALJ (1) signal simultaneously constitutes the second output 002 connected to the microprocessor. Output of the second four-inlet; The logic product of the NSC2 type is connected to the second input of the third four-input logic product of the NSC3 type. The output of the sixth three-input logic product negation NST6 circuit is connected; to the third input of the third four-input circuit of the NSC3 l type negation of the logical product. The output of the seventh three-input logic product negation NST7 circuit is connected to the first input of the fourth: the four-input logic product negation NSC4 circuit. The output of the eighth three-input logic product negation NST8 is connected only to the second input of the fourth four-input logic product negation NSC4, whose output for the ALJ signal (2) simultaneously constitutes the third output 003 connected to the microprocessor sor. The output of the ninth three-input logic product negation NST9 circuit is connected to the third input of the fourth four-input logic product negation NSC4 circuit. The output of the tenth three-input logic product NST10 is connected to the first input of the thirteenth three-input logic product negation NST13, whose output for the ALJ signal (3) is simultaneously the fourth circuit output 004, connectable to the microprocessor. The output of the fifth four-input logic product negation NSC5 is connected to the second input of the thirteenth three-input negation logic NST13. The output of the eleventh three-input NST11 negation is connected to the first input of the fourteenth three-input NST14 negate type whose output for the OPV signal is connected to the basic input 11 of the first D-type APNS flip-flop. it is connected to the second j input of the 14th three-input NST14 negation of the logic product type. The first output 61 'of the binary decimal DK 4: 10 is connected to the first input of the fifteenth three-input NST15 negation type, whose ^J output for the IOR signal is connected to the first input; to the first input of the second 8-input sum product gate SSH02, to the first input of the second 8-input sum product gate SSH02; the first input of the third eight-input sum product gate SSH03 and the first input of the fourth eight-input sum product gate SSH04. The second output 62 of the binary decoder DK 4: 10 for the IORS signal is connected to the second input of the 15th NST15 negation of the logic product type and to the basic input 41 of the fourth flip-flop APNSS type D whose PN 402 signal output 402 is connected to the first input dual input circuit; NSOV of negation of logic product with open I output. The third output of the DK 4: 10 binary decoder for the IORC signal is connected! to the third input of the 15th three - input circuit NST15 of the logic product negation type and to the basic input 31 of the third flip-flop APNSR type D whose null output 302 for the PNSR signal is connected to the first input of the first two-input logic product negation type NSD1. The fourth output of the 64 binary decimal DK 4: 10 decoder is connected to the input of the eighteenth INV18 inverter whose output for AND signal is connected to the third input of the first 8-input sum product gate SSH01, the third input to the second eight-input sum product gate SSH02 summing the product gate SSH03 and the third input of the fourth eight-input summing product gate SSH04. The fifth output 65 of the DK 4: 10 binary decimal decoder is connected to the input of the nineteenth INV19 inverter whose XOR signal output is connected to the fifth input of the first eight-input sum product gate SSH01, to the fifth input of the second eight input sum product gate SSH02 to the fifth input sum of the product rake SSH03 and the fifth input of the fourth eight input input sum of the product gate SSH04. Sixth output 66 of the binary decimal DK decoder; 4: 10 is connected to the third input of the 16th three-input NST16 negation of the logic product and to the second input of the 10th two-input NSD10 negation of the logic product whose output for ADD signal is connected to the seventh input of the second eight-input the eighth entry sum product gate SSH03I; and the seventh input of the fourth eight entry input gate product SSH04. Seventh output 67 DK 4: 10 binary decoder decoder only to input the twenty INV20 inverter, whose output for ADEK signal is connected to the fourth input of the first four-input logic product negation NSC1, to the fourth input of the second four209221 ________ of the logic product negation input circuit input of the seventh three-input NST7 logical product negation type, to the third input of the sixth three-input NST6 j logical product type negation, to the third input of the eighth three-input NST8 logical product type negation circuit, to the third input of the ninth three-input NST9 logical negation type | to the third input of the tenth three-input NST10 logic product negation circuit, to the fourth input of the fifth four-input logic product negation NSC5, to the third input of the eleventh three-input NST11 logical product negation circuit and to the third input of the twelfth NST12 negated logical product. The seventh output 67 of the binary decadic decoder DK 4: 10 is further coupled to the second input of the 16th three-input NST16 negation of the logic product type, whose! the output for the ADĎ DEK signal is connected to the third input of the first three-input NST1 circuit, type j negation of the logic product, and the seventh input of the first t eight-input cumulative product gate SSH01. The 8th output of the DK 4: 10 binary decoder decoder is connected to the first input i of the 10th J-type negation logic input NSD10, to the first input of the 16th three-input NEC logic negation circuit NST16 and to the 21th input of the INV21 inverter. for the ADDO signal, it is connected to the third input of the fifth three-input NST5 negation of the logic product type.

Do aritmetické a logické jednotky jsou přiváděi, ny vstupní signály RBUS(0) až RBUS(3) ze > čtyřbitové sběrnice R mikroprocesoru SBUS(0) až i SBUS(3) ze čtyřbitové sběrnice S mikroprocesoru,The input signals RBUS (0) to RBUS (3) from the> 4-bit SB bus of the SBUS (0) to SBUS (3) from the 4-bit microprocessor bus S are supplied to the arithmetic and logic unit,

ROM(23), ROM(24), ROM(25) z řídicí paměti typu ROM mikroprocesoru, jež určují zakódování, povel pro požadovanou operaci aritmetické a logické jednotky OVFS, OVFR, PNSS1 z řadiče i vstupu a výstupu, umožňující ovládání přenosového bitu aritmetické jednotky nebo bitu přeplnění ,ROM (23), ROM (24), ROM (25) from the microprocessor ROM control memory, which determine the encoding, command for the desired operation of the OVFS, OVFR, PNFR1 arithmetic and logic unit from both controller and input and output, enabling arithmetic transfer bit control unit or overfill bit,

TÓSC, TAKT, HODP, Ť5Á z časového zdroje, i které provádí časové řízení operací aritmetické i a logické jednotky. Naproti tomu generuje aritme- h ' tická a logická jednotka výstupní signály ALJ(O) ažTÓSC, TACT, HODP, «5A from time source i, which performs time control of arithmetic i and logic unit operations. In contrast, the arithmetic and logic unit generates output signals ALJ (0) to

AU(3) představující čtyři bity výsledku aritmetické nebo logické operace PNS, PNS znamenající binární nebo dekadický přenos a OVF znamenající signál přeplnění. Pro vykonání požadované operace se na vstupy 09, 010, 011 přivede zakódovaný povel z neznázoměné řídicí paměti typu ROM. Přitom signál ROM(23) představuje váhu 1, j ROM(24) váhu 2 a ROM(25) váhu 4 vstupního | [ kódu. V závislosti na stavu bitů signálů ROM(23), ;AU (3) representing four bits of the result of an arithmetic or logic operation of the PNS, a PNS indicating a binary or decimal transmission, and an OVF indicating an overfill signal. To perform the desired operation, an encoded command from a ROM (not shown) control memory is applied to the inputs 09, 010, 011. The ROM signal (23) represents the weight 1, the ROM (24) the weight 2 and the ROM (25) the weight 4 of the input | [code. Depending on the state of the bits of the ROM signals (23),;

! ROM(24), ROM(25) mají povely význam uvede- j ί ný v tabulce 1.! ROM (24), ROM (25) commands have the meaning given in Table 1.

Tabulka 1Table 1

Operace vykonaná v aritme- The operation performed in the arithmetic tické tické a logické jednotce and logical drive 0 0 0 0 0 0 0 0 IOR IOR Logický součet Logical sum 0 0 0 0 1 1 1 1 IORS IORS Logický součet + nastavení přenosového bitu Logic + transfer bit setting 0 0 1 1 0 0 2 2 IORC IORC Logický součet + nulování přenosového bitu Logic + transfer bit reset 0 0 1 1 1 1 3 3 AND AND Logický součin Logical product 1 1 0 0 0 0 4 4 XOR XOR Neekvivalence Not equivalent 1 1 0 0 1 1 ,5 , 5 ADD ADD Binární sčítání bez vlivu na bit OVF Binary addition without affecting the OVF bit 1 1 1 1 0 0 6 6 ADEK ADEK Dekadické sčítání v kódu 8421 Decimal addition in code 8421 1 1 1 1 1 1 7 7 ADDO ADDO Binární sčítání s ovlivněním bitu OVF Binary addition with affecting OVF bit

Jakmile se nastaví příslušný povel podle tabulky 1, aritmetická a logická jednotka se pomocí neznázoměného dekodéru rekonfiguruje tak, aby prováděla tuto operaci. Po ustálení přechodových jevů v logické síti je aritmetická a logická jednotka okamžitě schopna vykonat příslušnou operaci. Například při stavu 6 budou na výstupu dekodéru DK aktivní signály ADEK, ADD DEK. Tyto signály aktivují obvody NSC1, NSC2, NST6, NST7, NST8, NST9, NST10, NSC5, NSTll,Once the appropriate command has been set according to Table 1, the arithmetic and logic unit is reconfigured to perform this operation by a non-represented decoder. Once the transients in the logical network have stabilized, the arithmetic and logic unit is immediately able to perform the corresponding operation. For example, in state 6, the ADEK, ADD DEK signals will be output at the DK decoder. These signals activate the NSC1, NSC2, NST6, NST7, NST8, NST9, NST10, NSC5, NST11,

NST12, a SSH01 pro realizaci korekce sčítání i v kódu 8421. Uvedené signály současně s tím ; připraví klopný obvod APNS pro přijetí signálu OPV, znamenající dekadický přenos. Jsou-li v tomto stavu na vstupy 01 až 08 přivedeny dva operandy ve formě dekadických číslic v kódu 8421, bude na výstupech 001 až 004 výsledek rovněž v kódu 8421 a signál PNS bude indikovat přenos do následujícího dekadického řádu. Tento přenos se , zapamatuje v klopném obvodě APNS a bude automaticky přičten k následujícímu dekadickému řádu. Analogicky budou probíhat ostatní aritmetické a logické operace podle uvedené tabulky.NST12, and SSH01 for implementing addition correction in code 8421. Said signals simultaneously; prepares the APNS flip-flop to receive an OPV signal indicating decimal transmission. In this state, if two operands in decimal digits in code 8421 are applied to inputs 01 to 08, outputs 001 to 004 will also result in code 8421 and the PNS signal will indicate transmission to the next decimal order. This transmission will be remembered in the flip-flop APNS and will be automatically added to the following decimal order. The other arithmetic and logic operations according to the table will be analogous.

* Například při operaci binárního sčítání, to je při stavu 7 v tabulce 1, vznikne výsledek postupně po čtyřech bitech, počínaje nejnižšími čtyřmi bity, takže dvě šestnáctibitová slova se binárně sečtou ve čtyřech krocích aritmetické a logické jednotky. ! Kromě binárního přenosu PNS vznikne při binárním sčítání signál OVF, indikující přeplnění kladného výsledku, nebo vypůjčenou jednotku záporného výsledku, je-li záporné číslo vyjádřeno ve dvojkovém doplňku. Ostatní operace IOR, AND, XOR (tabulka 1) probíhají stejným způsobem, avšak ponechávají signály PNS, O VE v předchozím stavu. Pouze operace IORS, IORČ provádí kromě operace IOR navíc nucené nastavení signálu PNS do stavu logické 1 nebo 0, což umožňuje mikropro209221 gramové nastavení nebo nulování přenosového i bitu PNS.* For example, in a binary addition operation, i.e. at state 7 in Table 1, a result is obtained in four bits, starting with the lowest four bits, so that the two 16-bit words are binary added together in four steps of the arithmetic and logic unit. ! In addition to the binary PNS transmission, an OVF signal is generated during the binary addition, indicating that the positive result is overfilled, or a borrowed negative result unit if the negative number is expressed in binary complement. The other IOR, AND, XOR operations (Table 1) proceed in the same way, but leave the PNS, O VE signals in their previous state. In addition to the IOR operation, only the IORS operation, the IORC, performs a forced PNS signal set to logic 1 or 0, which allows the micropro209221 gram to be set or the PNS bit and bit to be reset.

Claims

SUBJECT

OF THE INVENTION

Arithmetic and logic unit of the microprocessor, characterized in that the input of the first inverter (INV1) is connected to the first input of the second two-input circuit (NSD2) of both the logical product type and negation and simultaneously forms the first wiring input (01), input of the third two-input circuit (NSD3) of the logic product negation type, the first input of the first two-input circuit (ONI) is not equivalence and the first input (1) of the first bit binary adder (SC), second input! an inverter (INV2) is connected to the second input of two-input circuit (NSD2) type negation of a logical product and simultaneously forms the second input (02) engagement, while its output is connected to the second input of the third two-input circuit (NSD3) ^one type of negation of a logical product on the second input of the first two-input circuit (ONI) of the non-seeding line and to the second input (2) of the first bit of the four-bit j, binary adder (SC), input of the third inverter [(INV3) is connected to the first input of the logical negation at the same time, the output is connected to the first input j of the fifth two-input circuit (NSD5) of the non-logic product type, to the first input of the second I of the two-input circuit (ON2) and the first input ( 3) the second bit of the 4-bit binary adder, the input of the fourth inverter (INV4) is! connected to the second input of the fourth inverter (INV4) j is connected to the second input of the fourth two-input! of the logic product negation type (NSD4) is also the fourth circuit input (04), while | its output is connected to the second input of the fifth j of the two-input circuit (NSD5) of the logic product negation type, to the second input of the second two input circuit (ON2) of inequivalence and to the second input (4) of the second bit. the inverter (INV5) is connected to the first input of the sixth two-input i circuit (NSD6) of the negation type! and simultaneously forms the fifth circuit input (05), while its output is connected to the first input of the seventh two-input circuit (NSD7) of the aceοί typuοί typuΙ typu type, to the first input of the third two-input circuit (ON3) bit of a 4-bit binary adder), the input of the sixth inverter (INV6) is connected to the second input of the sixth two-input circuit (ŇSD6) of the negation of the logical product and forms the sixth input (06) of the wiring. the input circuit (NSD7) of the logic product negation type, the second input of the third two-input circuit (ON3) of inequivalence and the second input (6) of the third bit of the 4-bit binary adder. of the logic product negation (NST2), the logic negation of the first input of the eighth two-input circuit (NSD8) Kehoe product and simultaneously forms the seventh inlet (07) involvement, while its output is connected to the first input of ^the j třívstupového fourth circuit (NST4) type; negation of logic product, first input of ninth j of two-input circuit (NSD9) of logical type negation type, first input of fourth two-input circuit (ON4) of inequivalence and first input (7) of fourth bit of four-bit binary adder (INV8) is connected to the second input of the second three-input logic product (NST2), to the second input of the eighth two-input logic product negation (NSD8), and simultaneously forms the eighth wiring input (08), while its output is ί connected to the second input of the fourth three-input circuit of the logic product negation type (NST4) to the second input of the ninth two-input circuit of the logic product negation type (NSD9) to the second! input of the fourth two-input circuit (ON4) Even inequivalence and to the second input (8) of the fourth bit of a 4-bit binary adder (SC), the first input of binary decoder (DK) 4: 10 is simultaneously the ninth input (09) at the same time tenth input (010), its third input is simultaneously eleventh input (011) and its fourth input is simultaneously twelfth input (012), connectable to zero potential, output of two-input circuit (NSOV) type negation of logic product with open output it is connected both to the I setting input (14) of the first flip-flop (APNS) type D, and through the resistor (R) to the positive (pole of the power supply and also forms the thirteenth wiring input (013); negation of the logic product with open output is connected to j the second input of the first two-input circuit (NSD1) type in the case of the logic product negation and also form the eighteenth wiring input (018), the first input of the first three-input circuit (NST1) of the negation of the logical product type is connected to the first input of the fifth three-input circuit (NST5); negation of the logic product and form simultaneously sixteen!

; the third input (016) of the wiring, the second input of the first j of the three-input circuit (NST1) of the negation of the logic product is connected to the second input of the fifth j of the three-input circuit (NST5) of the negation of the logic-

·. and the 17th input (017) of the wiring, the setting input (24) of the second type D flip-flop (AOVF)

The fourteenth wiring input (014), the resetting input (23) ', the second flip-flop (AOVF) type D is simultaneously the fifteenth wiring input (015), the clock input (32) of the third flip-flop (APNSR) 42) the fourth D-type flip-flop (APNSS) are connected to form the nineteenth wiring input (019), the output (10) of the first bit of the four-bit binary adder (SC) is connected to the eighth input of the first eight input summation gate (SSH01); 20) the second bit of the 4-bit binary adder (SC) is connected to the eighth input of the second 8-input summation gate (SSH02), to the first input of the first 4-input logic product negation (NSC1); to the second input of the tenth

Also, a 3-input logic product (NST10) circuit, a first input of a 12-logic product negation (NST12) circuit, and a ninth inverter (INV9) input connected to the first input of a second 4-input circuit (NS02) logic product negation, to the first input of the sixth three-input circuit (NST6) of logic product negation, to the second input of the ninth three-input circuit! (NST9) of the logic product negation type and the first input of the fifth four-input circuit (NSC5) of the logical product negation type, output (30) of the third bit of the four-bit binary adder (SC) is connected to the eighth input of the third eight input entrance second! 4-input circuit (NSC2) of the logic product negation type, on the second input of the 7th three-input circuit (NST7) of the logical product negation type, on the first input of the 8th three-input circuit (NST8) of the logical product negation type negation of the logic product and the input of the tenth inverter (INV10) whose output is connected to the second input of the fifth four-input circuit (NSC5) of the negation of the logical product, output (40) of the fourth bit of the four-bit binary adder of the three - input j (NST2) logic product negation type, to | the eighth input of the fourth eight-input sum and gate product (SSH04), to the third input of the second four-input circuit (NSC2) of the logical product negation type, to the third input of the fifth four-input circuit (NSC5) of the logical product of negation, to the second input of the eleventh three-input; a logic product negation circuit (NST11), to a second input of a twelfth three-input logic product negation circuit (NST12), and to an input of the eleventh inverter (INV11) whose output is; connected to the third input of the fourth three-input circuit (NST4) of the logic product negation type, to the second input of the first four-input circuit (NSC1) of the logic product negation type and to the second čtyřbi-; the binary adder (SC) is connected to the second input of the sixth three-input circuit (NST6) of the logic product negation type, to the first input of the ninth three-input circuit (NST9) of the logic product negation type, to the input of the twelfth inverter (INV12) whose output is connected to the third input of the first four-input circuit (NSC1) of the negation of the logical product and to the third input of the fourteenth three-input circuit (NST14) the logic product is connected to the clock input (12) of the first flip-flop (APNS) type j D, whose one output (101) is connected to the other input (9) of the four-bit binary adder (SC) and whereas its null output (102) simultaneously forms the sixth output (006) of the wiring, the output of the first the low-input (NSD1) n-type input circuit (NSD1) is connected to the first input (13) of the first flip-flop (APNS) type D reset input, the output of a second logic negation type three-input (NST2); the product is connected to a second input of a third three-input (NST3) logic product negation type, the output of which is connected to the basic input (21) of the second flip-flop (AOVF); type D, the output of the fourth three-input circuit i (NST4) of the logic product negation type is connected to the third input of the third three-input circuit (NST3) of the logic product negation type, the output of the fifth three-input circuit (NST5) a second type D flip-flop (AOVF), whose neutral output (202) is connected to the first input of the third three-input (NST3) logic product negation circuit and its one output (201) simultaneously forms the seventh output (007) the logic product negation (NSD2) is connected to the second input of the first eight-input summation gate (SSH01), the output of which is connected to the 17th inverter (INV17) input, which outputs simultaneously the first wiring output (001) The logic product negation (NSD3) is connected to the input of the thirteenth i nvertor (INV13), whose output is connected to the fourth input of the first eight-input summation gate (SSH01), output of the first two-input circuit (ON1) inequivalence is connected to the sixth input of the first eight-input summation gate (SSH01), output of the fourth two-input circuit (NSD4) logic product negation type is connected to the second input of the second eight-input sum product gate (SSH02), whose output is connected to the fourth input * of the third four-input circuit (NSC3) of logical product negation type; connected! to the input of the fourteenth inverter (INV F4), the output of which is connected to the fourth input of the second eighth; ^{1 of the} summation product gateway (SSH02), the output of the second two-input circuit (ON2) inequivalence is connected to the sixth input of the second eight-input summation product gate (SSH02), the output of the sixth the product gate (SSH03) whose output is connected to the fourth input of the fourth four-input circuit (NSC4) of the negation of the logical product, the output of the seventh two-input circuit (NSD7) of the negation of the logical product is connected to the fifteenth inverter (INV15) fourth input of third 8-input summation product gateway (SSH03), output of third two-input circuit (ON3) inequality is connected to sixth input of third 8-input summation gate product (SSH03), output of eighth two-input circuit (NSD8) logical product negation to the second input of the fourth eight-input cumulative product gate (SSH04) whose output is connected to the third input of the thirteenth three-input circuit (NST13) of the logical product type, the output of the ninth two-input circuit (NSD9) whose output is connected to the fourth input of the fourth eight-input summation product gateway (SSH04), the output of the fourth two-input circuit (ON4) inequality is connected to the sixth input of the fourth eight-input summation gate product (SSH04) is connected to the first input of the third four-input circuit (NSC3) of the logic product negation type, whose output is simultaneously the second circuit output (002), the output of the second four-input circuit (NSC2) of the logic product negation type is connected to the second input of the third fourvs negated logic product type (NSC3), the output of the 6th logic product negation 3-input (NST6) is connected to the third input of a 3-input logic product negation (NSC3), the output of the 7th logic product negation (NST7) is connected to the first input of the fourth four-input logic product (NSC4), the output of the eighth three-input circuit (NST8) of the logical product is connected to the second input of the fourth four-input logic product negation (NSC4) wiring, the output of the ninth three-input logic product (NST9) is connected to the third input of the fourth 4-input circuit (NSC4) of the logical product type, the output of the tenth three-input circuit (NST10) of the logical product is connected to the first input of the thirteenth a logic product negation (NST13) output circuit, the output of which is also a fourth output (004), the output of the 5th logic product negation four input (NSC5) is connected to the second input of the 13th product logic negation (NST13) output, the eleventh output the 3-input logic product negation (NST11) circuit is connected to the first input of the 14th 3-input negation logic input (NST14), the output of which is connected to the first D-type first flip-flop (APNS) basic input (11); ) of the logic product negation type is connected to the second input of the fourteenth three-input circuit (NST14) of the logic product negation type, the first output (61) of the binary decimal decoder (DK) 4: 10 is connected to the first input of the fifteenth three-input circuit (NST15) whose output is connected to p the first input of the first eight input sum product gate (SSH01), the first input of the second eight input sum product gate (SSH02), the first input of the third eight input sum product gate (SSH03) and the first input of the fourth eight input sum product gate (SSH04), the second output 62) a binary decadic decoder (DK) 4: 10 is connected to the second input of the 15th three-input circuit (NST15) of the logic product negation type and to the basic input (41) of the fourth flip-flop (APNSS) type D to the first input of the dual-output (NSOV) type of open-source logic negation, the third output (63) of the binary decadic decoder (DK) 4: 10 is connected to the third input of the fifteenth three-input (NST15) 31) a third type D flip-flop (APNSR) whose null output (302) is connected to n and the first input of the first 2-input logic product negation (NSD1), the fourth output (64) of the binary decadic decoder (DK) 4: 10 is connected to the input of the eighteenth inverter (INV18) whose output is connected to the third input of the first eight input (SSH01), to the third input of the second eight-input sum product gate (SSH02), to the third input of the third eight-input sum product gate (SSH03), and to the third input to the fourth eight-input sum product gate (SSH04), the fifth output (65) of binary decimal decoder ) 4: 10 is connected to the input of the nineteenth inverter (INV19), the output of which is connected to the fifth input of the first eight input sum product gate (SSH01), to the fifth input of the second eight input sum product gate (SSH02), (SSH03) and the fourth entry to the fourth eight 4: 10 is connected to the third input of the 16th three-input circuit (NST16) of the logic product negation type and to the second input of the 10th two-input circuit (NSD10) of the logic negation type (NSD10) the product whose output is connected to the seventh input of the second eight-input sum product gate (SSH02), to the seventh input of the third eight-input sum gate product (SSH03) and to the seventh input of the fourth eight-input sum gate product (SSH04), the seventh output ( 67) binary decimal decoder (DK) 4:10 is connected to the input of the twenty inverter (INV20), whose output is connected to the fourth input of the first 4-input logic product negation (NSC1), to the fourth input of the second 4-input negation type (NSC2) for the third input of the seventh three-input circuit (NST7) typ for logical product negation, for the third input of the sixth three-input circuit (NST6) of logic product negation, for the third input of the eighth three-input circuit (NST8) of the logical product of negation, for third input of the ninth three-input circuit (NST9) logic product negation of the tenth three-input (NST10), logic product negation of the fourth input of the fifth four-input circuit (NSC5), logic product negation of the third input of the eleventh three-input circuit (NST11) and the third input of the twelfth of the binary decimal decoder (DK) 4: 10 is further connected to the second input of the 16th three-input circuit (NST16) of the logical product type, the output of which is connected to the third input of the first three-input circuit (NST1) of the logic and the seventh input first The eighth output (68) of the binary decadic decoder (DK) 4: 10 is connected to the first input of the 10th logic product negation (NSD 10) type, to the first input of the 16th three-input (NST16) type logic product negation and the input of the twenty-first inverter (INV21) whose output is connected to the third input of the fifth three-input circuit (NST5) of the logic product type. .