CS201787B1 - Connection of the convertor of alternating telegraph signs to the d.c. signs - Google Patents
Connection of the convertor of alternating telegraph signs to the d.c. signs Download PDFInfo
- Publication number
- CS201787B1 CS201787B1 CS597478A CS597478A CS201787B1 CS 201787 B1 CS201787 B1 CS 201787B1 CS 597478 A CS597478 A CS 597478A CS 597478 A CS597478 A CS 597478A CS 201787 B1 CS201787 B1 CS 201787B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- signs
- detector
- connection
- telegraph
- alternating
- Prior art date
Links
- 230000002763 arrhythmic effect Effects 0.000 description 3
- 230000036039 immunity Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Description
Vynález se týká zapojení převodníku střídavých telegrafních značek na značky stejnosměrné.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to the connection of a converter of alternating telegraph marks to DC marks.
V současné době se obvykle používá číslicového zapojení převodníku, které je však obvodově složíťé. Alternativně lze tento problém řešit analogovým zapojením převodníku se symetrickým transformátorem, detektorem dvou signálů se vzájemným fázovým posuvem 90° pro snížení délkového zkreslení značky a obvodem laděným podle použitého střídavého klíčovacího kmitočtu. Toto zapojení však vykazuje velké arytmické zkreslení.At present, the digital connection of the converter is usually used, but it is circumferentially complex. Alternatively, this problem can be solved by analogue converter connection with a symmetrical transformer, two-phase 90 ° phase-to-phase detector to reduce the length distortion of the mark, and a circuit tuned to the alternating keying frequency used. However, this circuit shows a large arrhythmic distortion.
Uvedené nedostatky odstraňuje zapojení převodníku střídavých telegrafních značek na značky stejnosměrné podle vynálezu, jehož podstata spočívá v tom, že výstup detektoru střídavého klíčovacího kmitočtu je připojen na vstup detektoru úrovně, přičemž výstup detektoru úrovně Je připojen přes zpožSovaeí člen jednak na první vstup obvodu logického součtu a jednak na vstup monostabilního klopného obvodu, jehož výstup je připojen na druhý vstup obvodu logického součtu.These drawbacks are eliminated by the wiring of the AC-to-DC converter according to the invention, wherein the output of the AC keying detector is connected to the input of the level detector, the output of the level detector being connected via a delay element to the first input of the logic sum circuit. on the other hand, to the input of a monostable flip-flop, the output of which is connected to the second input of the logic sum circuit.
Zapojení podle vynálezu se vyznačuje obvodovou jednoduchostí, malým arytmickým zkreslením a podstatnějším zvýšením šumové imunity vzhledem k dosud známým zapojením.The circuitry of the invention is characterized by circumferential simplicity, low arrhythmic distortion, and a substantial increase in noise immunity relative to prior art circuitry.
Na výkrese je uvedeno konkrétní zapojení s využitím vynálezu.In the drawing, a particular embodiment is shown using the invention.
201 787201 787
201 787201 787
Střídavý klíčovaný signál Je dvoucestně usměrněn a zesílen v detektoru 1. Výstup detektoru 1 Je připojen na vstup detektoru úrovně 2. Spouštěcí úroveň detektoru úrovně 2 je stanovena s ohledem na požadovanou Sumovou imunitu obvodu a dovolenou velikost provozního arytmického zkreslení telegrafní značky při nejnepříznivějěím poměru střídavé klíčované frekvence a klíčovací rychlosti. Výstupní signál z detektoru úrovně 2 je přiveden na první výstup obvodu logického součtu 2 P^es zpožňovací člen 4, jehož zpoždění Je větěi, než je doba nástupni hryny signálu v obvodu logického součtu 5. Na druhý vstup obvodu logického součtu 5 je přiveden signál z monostabilního klopného obvodu 3, spouště ného sestupnou hranou signálu z detektoru úrovně 2. Šířka impulsu z monostabilního klopného obvodu 2 ie rovna nebo je větší než šířka mezer na výstupu detektoru úrovně 2. Tím vznikne na výstupu obvodu logického součtu 5 souvislý signál o délce původní značky s délkovou chybou danou v nejnepříznivějěím případě poměrem šířky impulsu monostabilního klopného obvodu 3 k délce značky. Zařazením invertoru 6 se dosáhne správné polarity signálu.AC Keyed Signal Two-way rectified and amplified in detector 1. Detector 1 output Connected to level 2 detector input. Level 2 detector trigger level is determined taking into account the required Sum Immunity circuit and permissible operational arrhythmic distortion of the telegraph at the most unfavorable AC keyed ratio. frequency and keying speed. The output signal from the level 2 detector is applied to the first output of the logical sum circuit 2 through a delay member 4 whose delay is greater than the time of the onset of the signal in the logical sum circuit 5. monostable flip-flop 3 triggered by the falling edge of the level 2 detector signal. The pulse width of the monostable flip-flop 2 i e is equal to or greater than the gap width at the level 2 detector output. marks with a length error given in the worst case by the ratio of the pulse width of the monostable flip-flop 3 to the mark length. The correct polarity of the signal is achieved by switching on the inverter 6.
Uvedené zapojení lze využít na příklad u telegrafních vysílačů.This connection can be used for example for telegraph transmitters.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS597478A CS201787B1 (en) | 1978-09-15 | 1978-09-15 | Connection of the convertor of alternating telegraph signs to the d.c. signs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS597478A CS201787B1 (en) | 1978-09-15 | 1978-09-15 | Connection of the convertor of alternating telegraph signs to the d.c. signs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS201787B1 true CS201787B1 (en) | 1980-11-28 |
Family
ID=5405746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS597478A CS201787B1 (en) | 1978-09-15 | 1978-09-15 | Connection of the convertor of alternating telegraph signs to the d.c. signs |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS201787B1 (en) |
-
1978
- 1978-09-15 CS CS597478A patent/CS201787B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4399499A (en) | Bi-lateral four quadrant power converter | |
| GB2095064A (en) | Level-crossing point detection circuit | |
| GB1308078A (en) | Data transmission systems | |
| HK19091A (en) | Frequency detector | |
| US4467319A (en) | Signal conversion circuit | |
| US4027266A (en) | Digital FSK demodulator | |
| US3676659A (en) | Demodulator for angularly related signals | |
| US4634987A (en) | Frequency multiplier | |
| CS201787B1 (en) | Connection of the convertor of alternating telegraph signs to the d.c. signs | |
| KR850005044A (en) | Synchronous demodulator for amplitude modulated signal | |
| US4308502A (en) | Threshold detection | |
| EP0151394A2 (en) | Demodulator for ditital FM signals | |
| US3922593A (en) | Circuit for producing odd frequency multiple of an input signal | |
| US3422362A (en) | Phase detector with low ripple output near zero phase angle | |
| GB1359903A (en) | Demodulator circuit | |
| US3622895A (en) | Universal digital line receiver employing frequency conversion to achieve isolation | |
| US4549143A (en) | F.M. Demodulator with waveform correction circuit | |
| US3375453A (en) | Suppressed carrier demodulation circuit | |
| KR940000929B1 (en) | Digital Frequency Shift Keying Demodulation Circuit | |
| US3303424A (en) | Asynchronous data system transmitting before each data pulse a pulse of opposite polarity | |
| US4403332A (en) | Signal level to pulse rate conversion method and apparatus | |
| US3060383A (en) | Gain regulation circuit | |
| US2665413A (en) | Converting from an unbalanced to a balanced circuit | |
| JPS647837A (en) | Carrier lock detecting circuit | |
| JPS63196130A (en) | Signal detection system |