CS200951B1

CS200951B1 - Connection for transferring data with the possibility ofrecording the desired situations

Info

Publication number: CS200951B1
Application number: CS625078A
Authority: CS
Inventors: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Original assignee: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Priority date: 1978-09-27
Filing date: 1978-09-27
Publication date: 1980-10-31

Description

(54) Zapojení pro přenos dat s možností zachycení žádaných stavů(54) Connection for data transmission with possibility to capture desired states

Vynález se týká zapojení pro přenos dat mezi vnitřní sběrnicí systému a vstupní, resp. výstupní sběrnicí s možností uchování okamžité informace procházející sběrnicí a s paritní kontrolou přenášených dat. 'BACKGROUND OF THE INVENTION The present invention relates to a circuit for transferring data between an internal bus of a system and an input / output circuit. output bus with the ability to store instantaneous information passing through the bus and with parity control of transmitted data. '

Dosud známá zapojení řeší dané problémy odděleně, např. takovým způsobem, Se pomocí systému hradel je realizován jednak přesun dat z vnitřní sběrnice systému na výstupní sběrnici, jednak přesun dat ze vstupní sběrnice na vnitřní sběrnici. Uchování vnitřního stavu systému v daném okamžiku je realizováno externími přídavnými obvody, což má za následek složité obvodové řešení jednak vyhodnocovacích obvodů jednak jejich začlenění do systému. Otázka paritní kontroly dat přenášených vně systému je u těchto zapojení řešena mimo základní systém. To znamená až v přenosové cestě ke vnějšímu zařízení. Takovéto řešení vede ke komplikovanému vyhodnocování chyb přenosu, které není společné pro všechna připojená zařízení. Protože každé připojené zařízení, vyžadující kontrolu přenosu musí mít své vlastní kontrolní obvody, narůstá s počtem připojených obvodů i množství vyhodnocovacích obvodů.The known circuitry solves the problems separately, for example in such a way. With the help of a gate system, data is transferred from the internal bus of the system to the output bus, and data is transferred from the input bus to the internal bus. Preservation of the internal state of the system at a given moment is realized by external auxiliary circuits, which results in a complicated circuit solution of both evaluation circuits and their integration into the system. The question of parity control of data transmitted outside the system is solved outside these basic systems. This means in the transmission path to the external device. Such a solution leads to a complicated evaluation of transmission errors, which is not common to all connected devices. Since each connected device requiring transmission control must have its own control circuitry, the number of circuitry connected and the number of evaluation circuitry increases.

Nevýhody známých zapojení odstraňuje zapojení podle vynálezu, sestávající z vnitřní sběrnice, vstupní sběrnice, výstupní sběrnice, tří hradlovacích obvodů, stavové paměti, paritního generátoru a vyhodnocovacího obvodu.The disadvantages of the known circuits are eliminated by the circuit according to the invention, consisting of an internal bus, an input bus, an output bus, three gating circuits, a status memory, a parity generator and an evaluation circuit.

200 881200 881

Jeho podstata spočívá v tom, že první hradlovaci ohvod jo opatřen přijímacím vstupem a skupinovým vstupem, který je spojen vstupní sběrnicí β hradlovaným skupinovým Výstupem stavové paměti a ae sériovým vstupem paritního generátoru. Paralelní vstup paritního generátoru je spojen vnitřní eběmieí se skupinovým výstupem prvního hradlovacího obvodu, se skupinovým vstupem stavové paměti a se skupinovým vstupem třetího hradlo vaeího obvodu. Třetí hradlovaci obvod je opatřen jednak vysílacím vstupem, jednak skupinovým výstupem připojeným na výstupní sběrnici a jednak paritním vstupem, který je spojen se druhým výstupem paritního generátoru. Paritní generátor je opatřen prvním výstupem. Stavová paměť je opatřena čtecím vstupem a zápisovým vstupem, který je spojen 8 výstupem druhého hradlovaciho obvodu. Druhý hradlovaci obvod je opatřen přepisovacím vstupem a blokovacím vstupem, který je spojen o výstupem vyhodnocovacího obvodu.Its essence lies in the fact that the first gating lead is provided with a receive input and a group input, which is connected by an input bus β with a gated group output of the state memory and a serial input of the parity generator. The parallel input of the parity generator is coupled to the group output of the first gating circuit, the group input of the status memory, and the group input of the third gating circuit. The third gate circuit is provided with a transmit input, a group output connected to the output bus, and a parity input connected to the second output of the parity generator. The parity generator is provided with a first output. The state memory is provided with a read input and a write input, which is connected by the 8 output of the second gating circuit. The second gating circuit is provided with a rewriting input and a blocking input which is connected to the output of the evaluation circuit.

Zapojení pro přenos dat a možností zachycení žádaných stavů podle vynálezu je oproti dosud známým zapojením značně jednoduiSí a má vyěěí účinnost s ohledem na vybavení paritní kontrolou přenosu dat v obou směrech. Rovněž tak pevné začlenění stavové paměti do zapojeni přináěí výhody v kompaktnosti hardwarového celku, ve* kterém je vynálezu využito.The wiring for data transmission and the possibility of capturing the desired states according to the invention is considerably simpler compared to the hitherto known wiring and has a higher efficiency with regard to equipping with parity control of the data transmission in both directions. Also, firmly incorporating the state memory into the wiring brings advantages in the compactness of the hardware assembly in which the invention is used.

Příklad uspořádání podle vynálezu je znázorněn v blokovém schématu na připo jeném výkresu.An example of an arrangement according to the invention is shown in the block diagram of the attached drawing.

Jednotlivé bloky zapojeni pro přenos dSt a možností zaohycení žádaných stavů lze charakterizovat následujícím způsobem:Individual wiring blocks for dSt transmission and the ability to capture the required states can be characterized as follows:

Vstupní, abémiee 2, výstupní: sMtenfee* >* * vKfeefti# «Mtiár £ jkwe tVhřehý spoji navrženými, pro rychlý přenos dat s vysokou imunitou vůči poruchám. První, druhý a třetí hradlovaci obvod 4, 2, 8 jsou sestaveny z, obvodů typu invertujícího hradla. Stavová paměť 6 je tvořena registrem, určeným prouchování žádaného: stavu od děného okamžiku a je vybavena snímáním výstupu pomocí čtecího* impulbu. Paritní generátor £ je tvořen logickými obvody jednak pro porovnáváni,, jednak pro vytváření paritního bitu informace na vnitřní, sběrnici 1 systému. Vyhodnocovací obvod J je sestaven s logických obvodů, které určují,, zda má být žádaaá informace ve stavové paměti uohována. Propojení jednotil vých bloků ja provedeno takto:Input, Abemiae 2, Output: sMtenfee *> * * vKfeefti # «Star £ jkwe tThe hot links designed for fast data transfer with high immunity to disturbances. The first, second and third gating circuits 4, 2, 8 are composed of inverting gate type circuits. State memory 6 is formed by a register determined to flush the desired state from a given moment and is equipped with output reading by means of a read pulse. The parity generator 6 is made up of logic circuits for comparison, on the one hand, and for creating a parity bit of information on the internal bus 1 of the system. The evaluation circuit J is composed of logic circuits which determine whether the desired information in the status memory is to be retained. The interconnection of the individual blocks is as follows:

Vnitřní sběrnice? l;. spojuje» skupinový* vetup» stfciová* paměti' §* ar skapihbvýmr vý- stupem 42 prvního hradlovaciho obvodu 4» s~ pemlelnimvstupemXg paritního generátoru J a? se skupinovým vstupem 82 třetího hradlovaciho obvodtt gi Vstupní sběrnice?2 spojuje skupinový vstup 4J prvního hradlovaciho obvodu^ shradlovaným' skupinovým výstupem 64 stavové paměti 6 a-, se sériovým vstup»» Jlpapitníhogenerátertl· J. Paritní generátor J je opatřen prvním výstupem 22 a druhýmvýs tupém“ 24, který' ji spojen sparitnímvstupem 8j třetího hradlovaciho; obvodu §. Třetí hradlovaci obvod g_:je?opatřen vysílacím vstupem §2 s skupinovým výstupem 84, který je spojen svýstupní sběrnicí 2· První hradlovací obvod 4,je opatřen přijímacím vetupe»»42· Výstup vyhodnocovacího obvodu £ je spojen s blokovacím vstupem druhého hradlovaciho obvodu 2» opatřeného -přepisovacímInternal bus? l ;. it connects the »group * access» core * memories with the output 42 of the first gating circuit 4 with the semi-output Xg of the parity generator J and? The input bus 12 connects the group input 4 of the first gating circuit 4 with the grouped output 64 of the state memory 6a, with the serial input J1. The parity generator J is provided with the first output 22 and the second output. butt 24, which is connected by the spite input 8j of the third gate; circuit §. Third gating circuit _G:? Comprises broadcast input section 2 with the outlet group 84 which is connected to the bus 2 · svýstupní first gating circuit 4 is provided with a receiving vetupe »» 42 · £ output of the evaluating circuit is connected to the second input of the blocking circuit 2 hradlovaciho »Provided with - rewrite

200 051 vstupem 5i a výstupem 53, který je spojen ee zápisovým vstupem 6J stavová paměti 6, opatřené čtecím vstupem 61.200 051 input 5i and output 53, which is connected to the write input 6 of the state memory 6, provided with a read input 61.

Zapojení slouží pro přenos dat mezi vnitřní sběrnicí 1 a vstupní sběrnicí 2 a mezi vnitřní sběrnicí 1 a výstupní sběrnicí 2· Všechny sběrnice 1, 2, 2 jsou součástí logického systému. Data vstupují do systému vstupní sběrnicí |. Informační bity datového slova se dostávají ze vstupní sběrnice 2 do skupinového vstupu 41 prvního hradlovacího obvodu 4» ze kterého se přenáší v okamžiku určeném signálem na přijímacím vstupu 42 prvního hradlovaoího obvodu 4 ^na vnitřní sběmioi i· Paritní bit datového slova je veden ve vstupní sběrnici 2 přímo do sériového vstupu £1 paritního generátoru £, ve kterém se srovnává e informačními bity, které jsou přiváděny do paralelního vstupu £g paritního generátoru £ vnitřní sběrnicí 1. Výsledek kontroly parity je na prvním výstupu £2 paritního generátoru £.The wiring is used to transfer data between the internal bus 1 and the input bus 2 and between the internal bus 1 and the output bus 2 · All buses 1, 2, 2 are part of the logic system. Data enters the system via the input bus. The data bits of the data word reach from the input bus 2 to the group input 41 of the first gating circuit 4 from which it is transmitted at the moment determined by the signal at the receiving input 42 of the first gating circuit 4 ^{to the} internal bus. directly to the serial input par 1 of the parity generator, in which the information bits that are fed to the parallel input £ g of the parity generator vnitřní by the internal bus 1 are compared.

Při výstupu dat ze systému se obsah vnitřní sběrnice 1 vede do skupinového vstupu 82 třetího hradlovacího obvodu 8 a zároveň do paralelního vstupu £2 paritního generátoru £, z něhož je vyveden pomoci druhého výstupu £4 paritní bit do paritního vstupu 81 třetího hradlovacího obvodu 8. Výstupní data jsou z třetího hradlovacího obvodu 8 vysílána prostřednictvím jeho vysílacího vstupu na výstupní sběrnici 2·When data is output from the system, the contents of the internal bus 1 are fed to the group input 82 of the third gating circuit 8 and at the same time to the parallel input 82 of the parity generator 8 from which the parity bit is led out. The output data is transmitted from the third gating circuit 8 via its transmission input to the output bus 2.

Během každé operace se ukládá do stavové paměti 6 adresový údaj obsažený v datech přenášený pomocí vnitřní sbšmice 1. V případě, že vyhodnocovací obvod £ rozhodne o zachycení posledního stavu systému, zablokuje jeho výstup gl prostřednictvím blokovacího vstupu %2 druhého hradlovacího obvodu 5 přepisovací pulsy, které jinak procházejí z přepisovacího vstupu 2í druhého hradlovacího obvodu g přes jeho výstup 52 ne zápisový vstup §2 stavové paměti 6. Tím se zamezí další změně obsahu stavové paměti 6. Obsah stavové paměti 6 je možno impulsem na jejím čtecím vstupu 61 přečíst přes její hradlovaný skupinový výstup 64 na vstupní sběrnici 2.During each operation, the address data contained in the data transmitted by the internal bus 1 is stored in the status memory 6. In the event that the evaluation circuit 8 decides to capture the last state of the system, its output g1 blocks blocking pulses which otherwise pass from the transmit input 21 of the second gating circuit g through its output 52, not the write input 52 of the status memory 6. This prevents further change in the contents of the status memory 6. The contents of the status memory 6 can be read via its gated input 61. group output 64 on input bus 2.

Vynálezu se použije v oblasti číslicové techniky tam, kde se jedná o zabezpečený přenos dat mezi několika zařízeními.The invention is applicable in the field of digital technology where there is a secure transmission of data between several devices.

Claims

SUBJECT OF THE INVENTION

Connection for data transmission β possibility of capturing required states consisting of internal bus, input bus, output bus, three gating circuits, status memory, parity generator and evaluation circuit, characterized by the fact that the first gating circuit (4) is equipped with a receiving input (42) and a group input (41) which is connected by an input bus (2) with a gated group output (64) of the status memory (6) and a serial input (71) of a parity generator (7) whose parallel input (72) is connected by an internal bus (1) with a group output (43) of the first gating circuit (4), a group input (62) of the state memory (6) and a group input (82) of the third gating circuit (8) provided with transmit input (83) and l · 200 001 output (84) connected to the output bus (3), and secondly the parity input (81), which is connected and the second output (74) of the parity generator (7) having a first output (73), the status memory (6) having an input (61) and a write input (63), which is connected to an output (53) of the second gating circuit (5) provided with a transient input (51) and a blocking input (52) connected to the output (91) of the evaluation circuit (9);