CS200625B1

CS200625B1 - Universal unit,especially for binar communication with controlled processing

Info

Publication number: CS200625B1
Application number: CS585877A
Authority: CS
Inventors: Karel Vrzala; Karel Podany; Jan Bugar
Original assignee: Karel Vrzala; Karel Podany; Jan Bugar
Priority date: 1977-09-08
Filing date: 1977-09-08
Publication date: 1980-09-15

Description

Vynález ee týká univerzální jednotky pro binární komunikaci 8 řízeným procesem.The invention relates to a universal process control unit for binary communication 8.

V eoučaené době je problematika styku řidiči automatiky e procesem řeěena nej různějšími způsoby, veeměe samostatnými vstupními a výstupními bloky, jejíž struktuře je závislá ne způeobu jejich adresace, na použitém typu procesu a návazném řídicím systému. Nevýhody stávajících řeěení spočívají v komplikovanosti těchto komunikačních Jednotek, jednoúčelovosti jejich aplikací β obtížné možnosti napojeni na jiný typ řídicího systému. V neposlední řadě se u rozsáhlejších automatik uplatňuje také cenový faktor, který je určován technickým řešením těchto jednotek s ohledem na dostupnost konstrukčních prvků, ze kterých jeou sestaveny.At the present time, the issue of contacting the driver of the automation e process is solved in a variety of ways, with separate I / O blocks whose structure is dependent on the way they are addressed, the type of process used and the associated control system. The disadvantages of the existing solutions lie in the complexity of these communication units, their single-purpose applications β difficult possibilities of connection to another type of control system. Last but not least, in the case of larger automation systems, a price factor is also applied, which is determined by the technical solution of these units with regard to the availability of the structural elements from which they are made.

Uvedené nedostatky odetraňuje univerzální jednotka podle vynálezu. Oeji podstata spočívá v tom, že obsahuje množinu výstupních členů, s nimiž je individuálně propojena množina zesilovacích členů a e nimi propojenou množinu vstupních členů. Dále obsahuje negnjici člen, výstupový adresový člen, vetupni adresový člen, adresový člen a konečně komunikační člen. Každý výstupní člen obsahuje vnějěi vetup pro přivedeni logické informace z nadřazeného procesoru a každý vetupni člen obsahuje vnějěí výstup pro zavedeni informace do nadřazeného procesoru. Negsčnl člen je opatřen vnějším vstupem pro impuls označující připojeni zařízeni ne ovládači napětí. Výstupový adresový člen je opatřen vnějším vstupem pro Signál určujíc! vysílací režim jednotky a impulsním vnějším vstupem pro aktivační kanálo200 625These deficiencies are eliminated by the universal unit according to the invention. In essence, it comprises a plurality of output members to which a plurality of amplifying members are individually connected and a plurality of input members connected thereto. It further comprises a negative member, an output address member, an access address member, an address member, and finally a communication member. Each output member includes an external vetup for feeding logical information from the upstream processor, and each input member includes an external output for feeding information to the upstream processor. The negative member is provided with an external pulse input indicating the connection of the device to the control voltage. The output address member is provided with an external input for the Signal Determining! the transmission mode of the unit and the pulse external input for the activation channel200 625

200 625 vý tmpule. Vstupní adresový Clen je opatřen vnějším vetupen pro signál určující přijímači režim jednotky, adresový Clen obsahuje vnější adresová vetupy pro kombinaci signálů zadávajících adresu jednotky a vnějěi negaCní adresová vetupy pro negovaná signály určující adresy jednotky. Komunikační člen obsahuje vnějěi vetup pro napájecí napětí a vnější výstup pro nulový potenciál a dále komunikační vetupy pro přivedeni informací z řízeného procesu. Všechny první vetupy výstupních členů jsou propojeny jednak vzájeanů a jednak e výstupem výstupního adresového členu. VSechny druhá vetupy výstupních členů jeou propojeny vzájemně a taká a výetupem negačnlho členu. Výetup každého výstupního členu je pro pojen vždy e prvým vstupem zesilovacího členu, jejich druhá vetupy Jeou všechny paralelně propojeny e připojeny na výetup komunikačního členu. Výetup každého zesilovacího členu je propojen vždy e prvým vstupem vstupního členu a příslušným komunikačním výstupem komunikačního členu. Oeho vstup je propojen ee všemi výstupy vstupního členu, Druhá vstupy vstupních členů jeou připojeny na výetup vstupního adresového členu. Všechny adreeovš výstupy adresového členu jeou propojeny jednotlivě s indexově odpovídajícími adresovými vetupy výstupního adresového členu a vetupy vstupního adresového členu.200 625 trailer. The input address member is provided with an external input for a signal specifying the unit's receiving mode, the address member includes an external address input for combining the signals specifying the address of the unit and an external non-aggressive address input for the negated signals determining the unit address. The communicator includes an external power supply voltage input and an external output for zero potential, and a communication input for supplying information from the controlled process. All the first outputs of the output members are interconnected on the one hand and on the other on the output of the output address member. All the second outputs of the output members are interconnected and such and the output of the negative member. The output of each output member is always connected by the first input of the amplifier member, their second outputs are all connected in parallel and connected to the output of the communication member. The output of each amplifier is always connected by the first input of the input member and the respective communication output of the communication member. Its input is connected to all outputs of the input member. The second inputs of the input members are connected to the output of the input address member. All addressee outputs of the address member are coupled individually to the index-matching address outputs of the output address member and the inputs of the input address member.

Univerzální Jednotka podle vynálezu umožňuje binární komunikaci řídicího procesoru β ovládaným technologickým procesem, respektive zařízením, zejména přijímáni a vyelláni jednotlivých ovládacích eignélů 8 implikaci jejich technologická edreey. Tlm, že jeou signály vysílány e přijímány ze shodných evorek, umožňuje tato univerzální Jednotka některá signály programově simulovat, případně u řídicích automatik modelovat technologická proceey nebo testovat logickou strukturu automatik.The universal unit according to the invention allows binary communication of the control processor β by a controlled technological process or device, in particular by receiving and polling individual control elements 8, implying their technological edreey. This universal unit allows to simulate some signals, or to model technological processes or control the logical structure of the automatics, by signaling that the signals are transmitted and received from the same euros.

Na přiloženém výkreae je schematicky znéhorněn přiklad provedeni univerzální jednotky podle vynálezu.In the accompanying drawing, an exemplary embodiment of a universal unit according to the invention is schematically lowered.

Univerzální Jednotka obsahuje n výstupních článků Al až An. zesilovacích členů Bl až Bn a vstupních členů Cl až Cn, kde n udává počet bitů řídicího slova procesoru, ke kterému je jednotka připojena. Dála obsahuje negačni člen D, výstupový adresový člen £, vstupní adresový člen F, adresový člen G a komunikační člen H* Každý výstupní člen Al až An obsahuje vnějěi vstup 1A1 až lAn, kterým je přivedena logická informace z procesoru a každý vstupní člen Cl až Cn obsahuje vnější výetup 4C1 až 4Cn. kterým je zavedena informace z vnějšího zařízeni do procesoru. Ne procesor je jednotka připojena delšími vnějšími vetupy, kdy vnějším vstupem ID je přiveden impuls po připojeni zařízeni na ovládači napětí. Impulsním vnějším vetupem 2E Je přiveden aktivační kanálový impuls, vnějším vstupem IE Je určován vysílací režim jednotky a vnějším vetupem 1F je určován přijímači režim jednotky. Vnějšími adresovými vetupy IG až kG Je přiváděna kombinace signálů, která zadávají adresu jednotky a vnějšími negačnlmi adresovými vetupy IG až kG jeou přiváděny negovaná signály pro určeni adresy jednotky, kde k udává počet bitů adresová čáeti komunikační instrukce procesoru. Na řidiči proces je jednotka připojena pomoci vnějšího vetupu aH. kterým je přivedeno napáječi napětí pro výstupní prvky výstupních zesilovacích členů Bl až Bn a dále pomoci vnějšího vetupu bH, kterým Je přiváděn nulový potenciál. Vlastni Informace z řízená technologie jeou přiváděny pomoci vnějších komunikačníchUniversal Unit contains n output cells Al to An. amplifiers B1 to Bn and input members C1 to Cn, where n indicates the number of bits of the processor control word to which the unit is connected. It further comprises a negation member D, an output address member,, an input address member F, an address member G, and a communication member H * Each output member A1 to An includes an external input 1A1 to 1An to which the logical information from the processor is fed and each input member C1 to The Cn contains an outer output 4C1 to 4Cn. introducing information from an external device into the processor. The unit is not connected to the processor by longer external couplings, when the external input ID is pulsed after the device is connected to the voltage controller. Pulse external input 2E An activation channel pulse is applied, external input IE determines the transmit mode of the unit, and external input 1F determines the receive mode of the unit. External address links IG to kG A combination of signals is provided that input the address of the unit, and external negative address links IG to kG are supplied with negated signals to determine the address of the unit where k indicates the number of bits of the address of the processor communication instruction. The unit is connected to the driver process by means of external aH access. by supplying a voltage supply to the output elements of the output amplifying members B1 to Bn, and further by means of an external input bH, which supplies zero potential. Own Information from controlled technology is fed by external communication

200 625 vstupů 1H až nH kde n je počet bitů řídicího slova procesoru. Jednotlivé členy jednotky jsou propojeny následovně: vždy první vstupy 2A1 až 2An výstupních členů Al až An jeou propojeny jednak vzájemně a jednak a výstupem 3E výstupního adresového členu E. Všechny druhé vetupy 3A1 ež 3An výstupních členů Al až An jeou propojeny vzájemně a také e výstupem 2D negačnlho členu D. Výetup 4A1 až 4An každého výstupního členu Al až An je propojen vždy s prvním vetupem 1B1 až lBn zesilovacího výstupního členu Bl ež Bn. Jejich druhé vetupy 3B1 ež 3Bn jsou vždy paralelně propojeny a nevic připojeny na výetup aH komunikačního členu H. Výetup 2B1 až 2Bn každého výetupnlho zesilovacího členu Bl ež Bn je propojen vždy e prvním vstupem 1C1 až lCn vstupního členu Cl až Cn a s příslušným komunikačním výetupem 1H až nH komunikačního členu H. Jeho vstup bH je propojen ee věemi výstupy 2C1 až 2Cn vstupního členu Cl až Cn. Druhé vetupy 3C1 až 3Cn vstupního členu Cl až Cn jeou všechny připojeny na výetup 2F vstupního adresového členu F. Dále jsou všechny první ež k-té adresové výstupy lGv až KGv adresového členu G připojeny vždy na první až k-tý adresový vstup lEv až KEv výstupního adresového členu E a na první až k-tý vetup 1 Fv až kFv vstupního adresového členu F.200,625 inputs 1H to nH where n is the number of processor control word bits. The individual members of the unit are interconnected as follows: the first inputs 2A1 to 2An of the output members A1 to An are connected to each other and to the output 3E of the output address member E. All other links 3A1 to 3An of output members A1 to An are connected to each other 2D negation member D. The output 4A1 to 4An of each output member A1 to An is always connected to the first input 1B1 to 1Bn of the amplifier output member B1 to Bn. Their second connections 3B1 to 3Bn are always connected in parallel and somehow connected to the output aH of the communication element H. The output 2B1 to 2Bn of each output amplifier B1e to Bn is always connected to the first input 1C1 to 1Cn of the input member C1 to Cn and the corresponding communication output 1H Its input bH is interconnected by three outputs 2C1 to 2Cn of the input member C1 to Cn. The second inlets 3C1 to 3Cn of the input member C1 to Cn are all connected to the output 2F of the input address member F. Furthermore, all the first to k-th address outputs lGv to KGv of the address member G are always connected to the first to k-th address input lEv to KEv. the output address member E and the first to k-th input 1 Fv to kFv of the input address member F.

Činnost jednotlivých členů je popsána logickými značkami. Na výetupu 4A1 výstupního členu Al ee objeví signál tehdy, když je neaktivován jeho paměťový prvek a k jeho aktivaci dojde tehdy, když je přítomen signál na vstupech 1A1, 2A1, 3A1 současně. K jeho mazáni dojde tehdy, když je přítomen aignál na vstupech 2A1, 3A1 a současně není signál na vstupu 1A1, nebo tehdy,.když.není signál na vstupu 3A1. Na výstupu 2B1 výstupního zesilovacího členu Bl ββ objeví aignál tehdy, když je přítomen aignál na obou jeho vstupech 1B1,The activity of each member is described by logical marks. On the output 4A1 of the output member A1e the signal appears when its memory element is not activated and is activated when a signal is present at the inputs 1A1, 2A1, 3A1 simultaneously. It is cleared when the signal is present at inputs 2A1, 3A1 and there is no signal at input 1A1, or when there is no signal at input 3A1. At the output 2B1 of the output amplifier B1 ββ, the signal appears when the signal is present at both of its inputs 1B1,

3B1. Na vnějším výstupu 4C1 vstupního členu Cl ae objeví signál tehdy, když je přítomen signál na obou vstupech 1C1, 3C1 a výetup 2C1 je uzeměn. Ne výstupu 20 negačnlho členu D je aignál tehdy, když není přítomen aignál na jeho vnějším vstupu ID. Na výetupu 3E výstupního adresového Členu E je signál tehdy, když jaou přítomny signály na všech jeho vstupech ΙΕ, 2E, lEv až kEv a na výetupu 2F vstupního adreaového členu £ je signál tehdy, když je přítomen signál na všech jeho vstupech lFv až kFv, 1F. Adresový član G obsahuje jc adresových mechanických spínačů pro adresaci jednotky a stejný počet mechanických spínačů pro nastaveni negovaná adresy, která jsou vzájemně na výstupech spojeny. Komunikační člen H je realizován konektorovým spojem, případně svorkovnici. Tímto členem je jednotka připojena na řidiči proces.3B1. At the external output 4C1 of the input member C1 ae, a signal occurs when a signal is present at both inputs 1C1, 3C1 and the output 2C1 is grounded. The output 20 of the negative member D is an signal when no signal is present at its external input ID. At output 3E of output address member E is a signal when signals are present at all of its inputs ΙΕ, 2E, 1Ev to kEv, and at output 2F of input address member 6 is a signal when a signal is present at all its inputs 1Fv to kFv, 1F. The addressing element G comprises mechanical address switches for addressing the unit and an equal number of mechanical switches for setting the negated address which are connected to each other at the outputs. The communication element H is realized by a connector or a terminal block. By this member the unit is connected to the driver process.

Jednotka pracuje ve vysílacím, nebo přijímacím režimu, při zapnuti ovládacího napětí je výchozí etav nastaven pomoci impulsu na vnějěim vatupu ID, kterým jsou deaktivovány paměťová prvky výstupních členů Al až An, čimž jaou všechny kontakty ve výstupních zesilovacích členech Bl až Bn nestaveny v zapnutá poloze. Každá jednotka má možnoet nastaveni adresy pomoci adresového členu G. Jednotka ve vysílacím režimu pracuje tak, že při správné kombinaci signálů na adresových vstupech 1G až kG a negačnlch adresových vstupech 1G ež kG, to je tehdy, když signály odpovídají nastaveni adresových spínačů v adresovém členu 6 a současně při přítomnosti signálů na vnějěim vstupu IE a impulsním vnějším vstupu 2E výstupního adresového členu £, js uvolněna možnost aktivace paměťových prvků všechThe unit operates in transmit or receive mode, when the control voltage is switched on, the default etav is set by pulse on external input ID, which deactivates the memory elements of output members Al to An, thereby leaving all contacts in output amplifiers B1 to Bn unset . Each unit should be able to set the address by means of address member G. The unit in transmit mode operates such that when the signals at address inputs 1G to kG and negative address inputs 1G to kG are correctly combined, this is when the signals match the address switch settings in the address member. 6 and at the same time, in the presence of signals on the external input IE and the pulse external input 2E of the output address member 6, the possibility of activating the memory elements of all

200 625 výstupních členů AI až An. Tlm jeou přečteny jednotlivé vnějěi vstupy 1A1 až lAn a podle přítomnosti signálů na těchto vstupech Jeou vyslány signály přee odpovídající komunikační kanély do řízeného procesu. V režimu přijímacím Ja nutné přítomnost signálů na vnějěim vstupu IF vstupního adresového členu F. Při eprávné adresaci jednotky je na výstupu 2F vstupního adresového členu F signál, který uvolní všechny vstupní členy Cl až.Cn a stav jednotlivých komunikačních vstupů lfi až lHn^zee přenese přes vnějěi výstupy 4C1 až 4Cn do řídicího procesoru.200,625 output members A1 to An. The individual external inputs 1A1 to 1An are read by Tlm and, depending on the presence of signals at these inputs, signals are transmitted through the corresponding communication channels to the controlled process. In the receiving mode, you must present signals on vnějěim input IF input address eprávné member F. In the addressing unit for the output of the address input member 2F F signal, which frees all the input member and Cl až.Cn communication status of each input to the LFI LHN transferred ^from EE via external outputs 4C1 to 4Cn to the control processor.

Tato univerzální jednotka je určena zejména pro možnost binární komunikace řídicího procesoru s ovládaným zařízením, pro přijímáni a vysíláni jednotlivých ovládacích signálů e indikaci jejich technologická adresy. Tim, že jeou signály vysílány a přijímány ze shodných svorek, může mít tato Jednotka uplatněni všude tam, kde je nutno některé signály programově simulovat, případně tam, kde je řidiči automatika uvažována pro modelováni technologických procesů nebo testováni logických struktur automatik.This universal unit is designed especially for the possibility of binary communication of the control processor with the controlled device, for receiving and sending of individual control signals and indication of their technological address. Since the signals are transmitted and received from the same terminals, this unit can be used wherever some signals need to be simulated programmatically, or where the automation driver is considered for modeling technological processes or testing the logic structures of automation.

Claims

SUBJECT OF THE INVENTION

A universal unit, in particular for binary communication with a controlled process, characterized in that it comprises a plurality of output members (A1 to An) and by which the plurality of amplifier members (B1 to Bn) are individually connected and a plurality of input members (C1 to Cn) are connected thereto. furthermore, the negating member (D), the output address member (E), the input address member (F), the address member (G), and finally the communication member (H), each output member (A1 to An) having an outside vatup (1A1) to 1An) for feeding logical information from the parent processor and each input member (C1 to Cn) includes an external output (4Cl to 4Cn) for feeding the information to the parent processor, the negative member (0) being provided with an external vetup (10) indicating pulses. connected to the control voltage, the output address member (E) is provided with an external input (IE) for the signal defining the transmit mode of the Unit and a pulsed external input (2E) for the activation channel pulse, the input address member (F) is provided with an external for a signal determining the unit receiving mode, the address member (G) comprises external address inputs (1G to kG) for combining the signals inputting the unit's address e external negative address inputs (lG' to kGj for the negated address determining signals of the unit) external vatup (ahj P ^r0 supply voltage and external output (bH) for zero potential and other communication inputs (1H'to nHj for supplying information from controlled technology, giving all first inputs (2A1 to 2An) of output members (A1 to An) they are connected to each other and to the output (3E) of the output address member (E), all the other links (3A1) up to 3An) of the output members (A1 to An) are interconnected and also and through the output (20) of the negation member (O), the outlets (4A1 to 4An) of each output member (A1 to An) are always connected and the first input (1B1 to 1Bn) ) of the amplifiers (B1 to ^B ) · whose second links (3B1 to 3Bn) are all connected in parallel and connected to the output (aH) of the communication element (H), the output (2B1 to 2Bn) of each amplifier (B1 to Bn) is connected always and the first input (lcl to lCn) of the input member (C1 to Cn) β is interleaved by the200625 communication output (1H to nH) of the communication member (H), its vetup (bH) is interconnected by three outputs (2C1 to 2Cn) (C1 to Cn), the second inputs of the output members (C1 to Cn) are connected to the output (2F) of the input address member (F), wherein all address outputs (lGv to kGv) of the address member (G) are connected individually to the index matching address inputs (lEv and kEv) of the output address member (E) and, on the other hand, of the inputs (1Fv to kFv) of the input address member (F).