CS200582B1 - Paměť pro kombinovaný záznam - Google Patents

Description

Předmětem vynálezu je zapojení logické sítě, která řeší kombinovaný záznam řetězcovitým uspořádáním paměťových obvodů, popřípadě dalších pomocných logických obvodů· V oblasti lo gickýoh síti jsou známá paměťová zapojení, která umožňují zápis logických signálů jednotlivě, popřípadě posloupnosti logických signálů a-nebo zápis posloupnosti kombinací logických signálů.

Zapojení podle vynálezu spojuje vlastnosti dříve uvedených zapojení pro zápis a řeší kombinovaný záznam podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujících zápis a dále podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujících způsob tohoto kombinovaného záznamu. Skládá ae z obvodů, označovaných v dalším smluvně jako paměťový obvod, který představuje elementární paměťový obvod, například dvojkovou paměť se záznamovým vstupem a mazacím vstupem, s výstupem popřípadě s invemím výstupem, paměťovou buňkou nebo jiný vhodný paměťový prvek pro záznam jednoho, popřípadě několika logických signálů, a dále se skládá z logických kombinačních obvodů s jedním nebo několika vstupy popřípadě pomocnými nebo vedlejšími vstupy, označovaných souhrnžtš jako pomocný logický obvod.

Podstata paměti pro kombinovaný 2áznam podle vynálezu, složené z pšměťových obvodů, paměťových buněk nebo jinýoh paměťových prvkůgt spojených v kaskádě za sebou přes pomocné logické obvody do řetězců spočívá v tom, že výstup jednoho paměťového obvodu jednoho řetězce

200 582

200 582 je spojen se vstupem jednoho pomooného logického obvodu přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen a jedním vstupem druhého paměťového obvodu jednoho řetězce, popřípadě se vstupem druhého pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s jedním vstupem druhého paměťového obvodu druhého řetězce se vstupem dalěího pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen e jedním vstupem dalěího paměťového obvodu dalěího řetězce, popřípadě výstup jednoho paměťového obvodu druhého řetězce je spojen se vstupem druhého pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s druhým vstupem druhého paměťového obvodu jednoho řetězoe, popřípadě se vstupem druhého pomocného logického obrodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s druhým vstupem druhého paměťového obvodu druhého řetězoe, případně se vstupem dalěího pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s druhým vstupem druhého paměťového obvodu dalěího řetězoe, případně výstup jednoho paměťového obvodu dalěího řetězoe je spojen se vstupem dalěího pomocného logického obvodu, přiřazeného tomuto paměťovému obcťu, jehož výstup je spojen s výhodou v pořadí a dalším vstupem druhého paměťového obvodu jednoho řetězoe, popřípadě se vstupem druhého pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodo· v pořadí s dalším vstupem druhého paměťového obvodu druhého ře těžce, případně se vstupem dalěího pomocného logického obvodu přiřazeného tomuto; paměťovému obvodu, jehož výstup je spojen β výhodou v pořadí s daluíra vstupem druhého paměťového obvodu dalšího řetězce, popřípadě výstup druhého paměťového obvodu jednoho řetězoe je spojen se vstupem jednoho pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s jedním vstupem dalšího paměťového obrodu jednoho řetězoe, popřípadě se vstupem druhého pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehcš v*'· tn” je spojen f jedním vstupem dalšího paměťového obvodu druhého řetězoe, případně se vstupem dalšího pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s jedním vstupem dalšího paměťového obvodu dalěího řetězoe, popřípadě výstup druhého paměťového obvodu druhého řetězoe je spojen se vstupem druhého pomocného logiokého obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s druhým vstupem dalšího paměťového obvodu jednoho řetězce, popřípadě se vstupem druhého pomocného logického obvodu přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí a árvůoým vstupem dalšího paměťového obvodu druhého řetězoe, případně ae vstupem dalšího pomocného logiokého.obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s druhým vstupem dalěího paměťového obvodu dalěího řetězoe , případě výstup druhého paměťového obvodu dalšího řetězoe je spojen se vstupem dalšího pomocného logického obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen a výhodou v pořadí a dalším vstupem dalšího paměťového obvodu jednoho řetězoe, popřípadě aa vstupem druhého pomooného logiokého obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí a dalším vstupem dalšího paměťového obvodu druhého řetězoe, případně se vstupem dalšího pomooného logiokého obvodu, přiřazeného tomuto paměťovému obvodu, jehož výstup je spojen s výhodou v pořadí s dalším vstupem dalšího paměťového obvodu

200 582 dalšího řetězce.

Předností paměti podle vynálezu je skutečnost, že umožňuje kombinovaný záznam podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujících zápis a dále postupný kombinovaný záznam do dalších paměťových obvodů řetězců, a to posloupnosti logických signálů nebo posloupnosti skupin logických signálů, kterýžto kombinovaný záznam se uskutečňuje pouhými řídicími logickými signály ne vedlejších vstupeth pomocných logických obvodů přiřazených řetězoů.

Paměť podle vynálezu je v příkladném provedení znázorněna na přiloženém výkrese.

Na výkrese jsou paměťové obvody řetězců spojeny v kaskádě za sebou přes pomocné logicků obvody, že výstup< Αχ >jednoho paměťového obvodu jednoho řetězce Αχ je spojen se vstu-’

..ΊΓΓ pem Χχ jednoho pomocného logického obvodu Χχ , přiřazeného tomuto pamětovému obvodu Αχ , jehož výstup < ^>je spojen s jedním vstupem ^Φχ druhého paměťového obvodu jednoho řetězce _t popřípadě ae vstupem x^ druhého pomocného logického obvodu X^ ₉ přírazeného tomuto paměťovému obvodu Αχ , jehož výstup < ²Χχ> je spojen s jedním vstupem 1^ druhého paměťového obvodu druhého řetězce Bg * případně se vstupem ^Χχ dalšího pomocného lo gického obvodu ^·Χχ , přiřazeného tomuto paměťovému obvodu Αχ , jehož výstupů ^Χχ > je spojen s jedním vstupem ^Tb_K dalšího paměťového obvodu dalšího řetězce Bg .

Výetup <· Ag > jednoho paměťového obvodu druhého řetězce A₂ je spojen se vstupem ^x₂ druhého pomocného logického obvodu » přiřazeného tomuto paměťovému obvodu A₂ , jehož výstup< ^Xg > je spojen s výhodou v pořadí s druhým vstupem ²b1 druhého paměťového obvodu jednoho iětězoe Βχ , popřípadě ee vstupem < 2^^ diuhého pomocného logického obvodu •ζ ²Xg>» přiřazeného tomuto paměťovému obvodu Ag , jehož výstupů ²Xg>je ápojen s výho don v pořadí s druhým vstupem ²b2 druhého pěměťového obvodu druhého řetězce Bg •případně se vstupem ^Xg dalšího pomocného logického obvodu ^Xg , přiřazeného tomuto paměťovému obvodu A₂ , jehož výstup ^KXg je spojen β výhodou v pořadí s druhým vstupem ²bg dru hého paměťového obvodu dalšího řetězce Bg .

Výstup < ^ak^>jednoho paměťového obvodu dalšího řetězce Ag je spojen se vstupem ^Xg dalšího pomocného logiokého obvodu ^Xg přiřazeného tomuto paměťovému obvodu Ag , jehož výstup <·*·Χκ^ je spojen s výhodou v pořadí s dalším vstupem ^χ druhého paměťového obvodu jednoho řetězce Βχ , popřípadě se vstupem ²Xg druhého pomocného obvodu ²Xg , přiřazeného tomuto paměťovému obvodu Ag , jehož výstup ²Xg> je spojen, s výhodou v pořadí s dalším vstupem ^b₂ druhého paměťového obvodu druhého řetězce Bg , případně se vstupem Κχ_κ dalšího pomooného logiokého obvodu ^KXg přiřazeného tomuto paměťovému obvodu*^ ^KXg je spojen s výhodou v pořadí s dalším vstupem ^Kbg druhého paměťového obvodu dalšího řetězse Bg .

Výstup< Βχ>druhého paměťového obvodu jednoho řetězce Βχ je spojen se vstupem ^χ ednoho pomocného logického obvodu ^Χχ přiřazeného tomuto paměťovému obvodu Βχ , jehož ýstup< >· je spojen s jedním vstupem ^Οχ dalšího paměťového obvodu jednoho řetězce χ , popřípadě se vstupem 7χ druhého pomooného logického obvodu Υχ přiřazeného tomuto uněťovému obvodu Βχ, jehož výetup ²Υχ > je spojen s jedním vstupem ^o₂ dalšího pa iťového obvodu druhého řetězce C₂ , případně se vstupem ^γχ dalšího pomocného logické200 582 dalšího řetězce.

Předností paměti podle vynálezu je skutečnost, že umožňuje kombinovaný záznam podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujících zápis a dále postupný kombinovaný záznam do dalších paměťových obvodů řetězců, a to posloupnosti logických signálů nebo posloupnosti skupin logických signálů, kterýžto kombinovaný záznam se uskutečňuje pouhými řídicími logickými signály ne vedlejšíoh vstupebh pomocných logiokýoh obvodů přiřazených řetězců.

Paměť podle vynálezu je v příkladném provedení znázorněna na přiloženém výkrese.

Na výkrese jsou paměťové obvody řetězců spojeny v kaskádě za sebou přes pomooné logioki obvody, že výstup< Αχ >jednoho paměťového obvodu jednoho řetězce. Aj je spojen se vstu-* pem jednoho pomocného logického obvodu ^Χχ , přiřazeného tomuto paměťovému obvodu A^ , jehož výstup <, ^Xx^je epojen s jedním vstupem ^bj druhého paměťového obvodu jednoho řetězce Βχ , popřípadě se vstupem Xj druhého pomocného logického obvodu Xj , přiřazeného tomuto paměťovému obvodu Aj , jehož výstup < ²Xj> J^e spojen s jedním vstupem lj, druhého paměťového obvodu druhého řetězce Bg * případně se vstupem ^Χχ dalšího pomocného lo giokého obvodu ^KXj , přiřazeného tomuto paměťovému obvodu Aj , jehož výstupů ^Xj > je spojen s jedním vstupem ^b^ dalšího paměťového obvodu dalšího řetězce ^BK ·

Výstup < Ag > jednoho paměťového obvodu druhého řetězce Ag je spojen se vstupem ^Xg druhého pomocného logického obvodu ^Xg · přiřazeného tomuto paměťovému obvodu Ag , jehož výstup < ^Xg > je spojen s výhodou v pořadí s druhým vstupem ²bj druhého paměťového obvodu jednoho řetězce Βχ , popřípadě se vstupem < 2^^ druhého pomocného logiokého obvodu < ²Xg>» přiřazeného tomuto paměťovému obvodu Ag , jehož výstup< ²Xg>je Spojen s výho dou v pořadí s druhým vstupem ²bg druhého p&nšťového obvodu druhého řetězce Bg .případně se vstupem ^K2g dalšího pomocného logického obvodu ^KXg , přiřazeného tomuto paměťovému obvodu Ag , jehož výstup ^KXg je spojen s výhodou v pořadí s druhým vstupem ²b_K dru hého paměťového obvodu dalšího řetězce B_K .

Výstup A. Jednoho paměťového obvodu dalšího řetězce A_K je spojen se vstupem ^x_K dalšího pomocného logiokého obvodu ¹XK přiřazeného tomuto paměťovému obvodu AK , jehož výstup <¹XK>je epojen s výhodou v pořadí s dalěím vstupem ^Kbj druhého paměťového obvodu jednoho řetězce Bj , popřípadě se vstupem xK druhého pomocného obvodu Χχ , přiřazeného tomuto paměťovému obvodu Ajj , jehož výstup ²X^> je spojen, s výhodou v pořadí s dalěím vstupem ^Kb₂ druhého paměťového obvodu druhého řetězce Bg , případně se vstupem Κχ_κ dalšího pomocného logiokého obvodu přiřazeného tomuto paměťovému obvoduC¹⁵^ >

je epojen s výhodou v pořadí s dalším vstupem ^Kb_K druhého paměťového obvodu dalšího řetěz06 Β|ς ·

Výetup< Bj*>druhého paměťového obvodu jednoho řetězce Βχ je spojen se vstupem jednoho pomocného logického obvodu ^Χχ přiřazeného tomuto paměťovému obvodu Bj , jehož výstup < j® spojen s Jedním vstupem ^Oj dalšího paměťového obvodu jednoho řetězce ύχ , popřípadě se vstupem yj druhého pomocného logiokého obvodu Yj přiřazeného tomuto paměťovému obvodu Βχ, jehož výstup < ²Yj > je epojen s jedním vstupem •^Lo_g dalšího pa měťového obvodu druhého řetězce Cg , případně se vstupem dalšího pomocného logické200 582 nál předem zvolené logické hodnoty, který uvolňuje průchod výstupníoh signálů z výstupů paměťových obvodů Bj, B₂ pžes vstupy ²y-j_ , ^y₂ pomocných logických obvodů ²Yj , -¾ na jejioh výstupy \ ²Yj ^a vstupy připojených logických pamětovýoh obvodů, a sioe dalšího paměťového obvodu jednoho řetězce Cj a dalšího paměťového obvodu druhého řetězce ^q2 ·

Sled tkou signálů je tedy následující 8

přiěemž písmeny jsou označeny vstupní signály zapsané v příslušných paměťových obvodech, což představuje kombinovaný záznam těchto vstupních signálů·

Při použití paměťových prvků pro záznam několika logiokýoh signálů jako paměťových obvodů, a sice s vícenásobnými vstupy a s vícenásobnými výstupy a při použití pomoonýoh logio kýoh obvodů s vícenásobnými vstupy a s vícenásobnými výstupy se obdobně uskutečňuje kombinovaný záznam skupin vstupních logických signálů. Přitom každá skupina vstupních signálů předa tavuje např. vstupní informaci vyjádřenou pomocí kombinace několika logických signálů, obsažených v této skupině vstupních logických signálů.

Uplatnění paměti podle vynálezu je zejména v oblasti syntézy složitých logických obvodů řídicích soustav.

Bezprostřední uplatnění je např.ve výrobních linkách, kde informace o výrobku postupujícím z jednoho pracovního místa nebo výrobního úseku na další, a zejména při kombinovaném uspořádání výrobní linky složené z výrobních úseků se zapisuje ve tvaru vždy jednoho logického signálu nebo jedné skupiny logických signálů kombinovaně do příslušných paměťových obvodů v předem nebo průběžně stanovených časových okamžicích, např.odpovídajícich příchodu příslušného výrobku do dalšího výrobního úseku.

Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatel nost, bez nároků na složité a drahé univerzální řídicí systémy z oblasti číslicové a výpo četní techniky.

Claims (2)

1. P S E D KS T VYNÁLEZU

   1. Paměť pro kombinovaný záznam, složená z paměťových obvodů, paměťových buněk nebo jiných paměťových prvků spojených v kaskádě za sebou přes pomocné logické obvody do řetězců , vyznačena tím, že výstup ( <( Aj/ ) jednoho paměťového obvodu jednoho řetězce ( Aj ) je spojen se vstupem ( ^Xj ) přiřazeného tomuto paměťovému obvodu ( Aj ) , jehož výstup ( < ) je spojen s jedním vstupem (1¾) druhého paměťového obvodu jednoho řetězce
2. 2 9 ( B^ ) , popřípadě se vstupem ( ) druhého pomocného logického obvodu ( ) _t přiřazeného tomuto paměťovému obvodu ( Aj ), jehož výstup ( ²Xj> ) je spojen s jedním vstupem ( ^bg ) druhého paměťového obvodu druhého řetězce ( B₂ ) , případně se vstupem ( ) dalšího pomocného logického obvodu ( ^Xj ), přiřazeného tomuto paměťovému obvodu ( Α_χ ), jehož výstup (< je spojen s jedním vstupem ( ^bj^ ) dalšího paměťového obvodu dalšího řetězce ( ), popřípadě výstup (<A₂>) jednoho paměťového obvodu druhého řetězce ( A₂ ) je spojen se vstupem ( ^x^ ) druhého pomocného logického obvodu

   200 582 ( jCg ) » přiřazeného tomuto paměťovému obvodu ( Ág ) , jehož výstup (< ^χΧ2 *> ) je spojen s výhodou v pořadí s druhým vstupem ( ² by ) druhého paměťového obvodu jednoho řetězce ( By ) , popřípadě se vstupem ( Xg ) dz-uhého pomocného logického obvodu ( Xg ) , při řazen< ? tomuto paměťovému obvodu ( Ag ) , jehož výstup (< ²Xg > ) je spojen s výhodou v pořadí s druhým vstupem ( ²bg ) druhého paměťového obvodu ( ^~Xg j přiřazeného tomuto paměťovému obvodu ( Ag ), jehož výstup (<1 ^Xg > ) je spojen s výhodou v pořadí s druhým vstupem ( ²by ) druhého paměťového obvodu jednoho řetězce ( By ), popřípadě se vstupem ( ²Xg ) druhého pomocného logiokého obvodu ( ²Xg ) , přiřazeného tomuto paměťového obvodu ( kg ) , jehož výstup ( ·ζ Xg >· )je spojen s výhodou v pořadí s druhým vstupem( bg) druhého paměťového obvodu druhého řetězce ( Bg ) , případně se vstupem ( ^κχ2ς ) dalšího pomocného logického obvodu ( ^KX2 ), přiřazeného tomuto paměťovému obvodu ( Ag ), jehož výstup (<C, %>)je spojen s výhodou v pořadí s druhým vstupem ( ²bK) druhého paměťového, obvodu dalšího řetězce ( B_K ), případně výstup (\^AK^·) jednoho paměťového c vc^u dalšího řetězce ( k% ) je spojen se vstupem ( ^x^ ) dalšího pomocného logiokého obvodu ( ^X_K ) přiřazeného tomuto paměťovému obvodu ( A^ ) , jehož výstup ) je spojen s výhodou v pořadí s dalším vstupem ( ^b^ ) druhého paměťového obvodu jednoho řetězce ( By ), popřípadě se vstupem ( ) druhého pomocného logiokého ohvodu ( ), přiřazeného to muto paměťovému obvodu ( A_K ) , jehož výstup (<²Xjt/’ ) je spojen s výhodou v pořadí s dalším vstupem ( ^bg ) druhého paměťového obvodu druhého řetězoe ( Bg ), případně se vstupem ( ^x ) dalšího pomocného logiokého obvodu ( ^KXK ) přiřazeného ..tomuto paměťovému obvodu ( Α_κ ), jehož výstup'(<^ ^Xjj 7> ) je spojen s výhodou v pořadí s dalším vstupem ( ^Kb_K ) druhého paměťového obvodu dalšího řetězce ( B^ ) , popřípadě výstup (<>By>) druhého paměťového obvodu jednoho řetězoe ( By ) je spojen se vstupem ( ¹yy ) jednoho pomocného logiokého obvodu ( ^Yy ) , přiřazeného tomuto paměťovému obvodu ( By ) , jehož výstup (< ^Yy^-? ) je spojen s jedním vstupem ( •'•Cy ) dalšího paměťového obvodu jednoho řetězce ( Cy ), popřípadě se vstupem ( ²yy ) druhého pomocného logiokého obvodu ( ²Yy ) , přiřazeného tomuto paměťovému obvodu ( By ) , jehož výstup (<^²yy > ) je spojen s jedním vstupem ( '•og) dalšího paměťového obvodu druhého řetězce ( Cg) , případně se vstupem ( ^yy ) dalšího pomocného logiokého obvodu ( ^KYy ), přiřazeného tomuto paměťovému obvodu ( By ) , jehož výstup (^s^YyP ) je spojen s jedním vstupem ( ) dalšího paměťového obvodu dalšího řetězoe ( C_K ) , popřípadě výstup (<Bg > ) druhého paměťového obvodu druhého řetězce ( Bg ) je spojen se vstupem ( ^yg ) druhého pomocného logiokého obvodu ( ¹Yg ), přiřazeného tomuto paměťovéiau obvodu ( Bg ), jehož výstup (^^Yg^) *^^{e s}P°j^{en 8} výhodou v pořadí s druhým vstupem ( ²0y ) dalšího paměťového obvodu jednoho řetězce ( Cy ) , popřípadě se vstupem ( ²y2 ) druhého pomocného logického obvodu ( ²Yg ) přiřazeného tomuto paměťovému obvodu ( Bg ), jehož výstup (<²Yg >) je spojen a výhodou v pořadí a druhým vstupem ( ²0g ) dalšího paměťového obvodu druhého řetězoe ( Cg) , případně se vstupem ( ) dalšího pomocného logického obvodu ( ^KYg ), přiřazeného tomuto paměťovému obvodu ( Bg ), jehož výstup (<^KYg >) je spojen s výhodou v pořadí a, druhým vstupem ( ²o_R ) dalšího paměťového obvodu dalšího řetězce ( C_R ), případně výstup >) druhého paměťového obvodu dalšího řetězoe ( Bjj j j_{e 8ρ}ο^_{θη 8β} vstupem ( ^y_K ) dalšího pomocného logického

   200 582 obvodu ( ) , přiřazeného tomuto paměťovému obvodu ( B-^ ) , jehož výstup (<\>) je spojen β výhodou v pořadí s dalším vstupem ( ) dalšího paměťového obvodu jednoho řetězoe ( ), popřípadě ne vstupem ( y_K ) druhého pomocného logického obvodu ( ^cYg ) přiřazeného tomuto pamětovému obvodu ( C_K ),.jehož výstup (< je spojen s výhodou v pořadí s dalším vstupem ( ^Kc₂ ) dalšího paměťového obvodu druhého řetězce ( Cg ), případně se vstupem ( ^y^ ) dalšího pomocného logického obvodu ( ,přiřazeného tomut· paměťovému obvodu ( Bjj ), jehož výstup je spojen β výhodou v pořadí s dalším vstupem ( ') dalšího paměťového obvodu dalšího řetězce ( ) ·