CS197121B1 - Zapojení pevné a proměnné paměti pro paralelní spolupráci ve volitelné oblasti adresování - Google Patents

Description

(54) Zapojení pevné a proměnné paměti pro paralelní 8polupráci ve volitelné oblasti adresování

Vynález se týká zapojení pevné a proměnné paměti pro paralelní spolupráci ve volitelné oblasti adresování paměti,kde se kombinuje čtení pevně programovaných informací z pevná paměti se čtením nebo zápisem do proměnné paměti.

Kombinace činnosti obou pamětí je vhodná v těch případech,kde je třeba určitou neměnnou část informací uložených v paměti vyvolat bez ohledu na počáteční podmínky provozu zařízeni, jehož je tato paměť součástí.To jsou např.okamžiky po zapnutí zařízení,kdy je třeba zajistit jistou sekvenci činnosti zařízení nebo v případě,že se jedná o částečně neměnný blok informaci, u něhož je neekonomické jeho obnovováni.

•

Dosavadní způsoby řeěí problém trvalého uchování a ochrany pevných částí programů různým způsobem,z nichž každý má své nevýhody.Jedním z nich je,že výše uvedený programový blok je ukládán ve vyhrazené části paměti,která je ráznými prostředky chráněna proti poručení neoprávněným zásahem.Žádná z těchto ochran věak není natolik dokonalá,aby zabránila změnám v této části paměti v případě nějaké poruchy.Rovněž v případě,že zařísení pracuje právě v této oblasti programu,není možné známými prostředky zabránit jeho poškození.

Jiný způsob spočívá v tom,že neměnná část programu je sioe uložena v pevné paměti,ale před každým vyvoláním je vždy přepsána do proměnné paměti,odkud se potom čte pro potřeby jeho provádění. Tento způsob β sebou přináší nutnost dvojího provedení ovládacích obvodů paměti a zároveň ae při něm prodlužuje doba nutná k vyvolání a provedení programu.U obou těchto způsobů je též obtížné provádět modifikaci programu v závislosti na vnějších podmínkách.

197 121

197 121

Popsané nevýhody odstraňuje zapojení pevné a proměnné paměti pro paralelní spolupráci ve volitelné oblasti adresování,které obsahuje hlavní řídicí obvod,adresovací obvod,prvý a druhý synchronizační obvod,prvou a druhou paměť,pomocnou paměť,vyhodnocovací obvod,hradlo a výstupní obvod podle vynálezu,jehož podstata spočívá v tom,že skupinový adresní výstup hlavního řídicího obvodu je spojen b adresním skupinovým vstupem prvé paměti a se skupinovým vstupem adresovacího obvodu,jehož skupinový výstup jo spojen s adresním skupinovým vstupem druhé paměti a s adresním skupinovým vstupem pomocné paměti,jejíž skupinový výstup je spojen se skupinovým vstupem vyhodnocovacího obvedu.Prvý výstup vyhodnocovacího obVoiu je spojen s vyhodnocovacím vstupem druhého synchronizačního obvodu,jehož skupinový vstup je spojen se skupinovým vstupem prvého synchronizačního obvodu a se skupinovým synchronizačním výstupem hlavního řídicího obvodu, řrvý skupinový synchronizační vstup hlavního řídicího obvodu je spojen s druhým skupinovým výstupem druhého synchronizačního obvodu,jehož první skupinový výstup je spojen s řídicím skupinovým vstupem pomocné paměti a s řídicím skupinovým vstupem druhé paměti.Skupinový výstup druhé paměti je spojen se skupinovým vstupem hradlovacího obvodu.Hradlovací vstup hradlovacího obvodu je spojen e druhým výstupem vyhodnocovacího obvodu.Výstup hradlovacího obvodu je spojen s druhým skupinovým vstupem výstupního obvodu.řrvý skupinový vstup výstupního obvodu je spojen se skupinovým výstupem prvé paměti.Skupinový datový vstup prvé paměti js spojen se skupinovým datovým výstupem hlavního řídicího obvodu,jehož druhý skupinový synchronizační vstup je spojen s prvým skupinovým výstupem prvého synchronizačního obvodu,jehož druhý skupinový výetup je spojen s řídicím skupinovým vstupem prvé paměti.

Zapojení pevné a proměnné paměti pro paralelní spolupráci ve volitelné oblasti adresováni je zvláště výhodné,protože jednoduchými prostředky zajiěťuje paralelní spojení pamětí uvedených typů,přičemž veěkeré ovládací i adresovací signály jsou společné.Zapojení lze realizovat tak, že prvá paměť je pamětí typu RAM,druhá a ponocná paměť jsou pamětmi typu ROM.Pomocná paměť,která je adresována současně s prvou a druhou pamětí,nese v sobě informaci,zda na žádané lokaci paměti mají platnost data prvé nebo druhé paměti.Tato informace zpracovaná v synchronizačním obvodu pak buá vyvolá prodloženou sekvenci čtení pro získání dat ze druhé paměti anebo ponechá proběhnout normální eekvenci čtení/zápis pro prvou paměť.

Výhodou tohoto zapojení je to,že v určitém bloku paměti mohou být libovolně kombinovány paměti RAM i ROM tak,že neměnná část programu je uchována v paměti ROM,přičemž lokace s proměnným obsahem jsou v paměti RAM.Toto zapojení se uplatní například pro uložení zaváděcích nebo startovacích programů větších hardwarových celků vybavených pamětí.

Příklad zapojení podle vynálezu je na připojeném výkresu v blokovém schématu.

Technické prostředky,jimiž je zapojení realizováno,jsou vesměs známé obvody číslicové techniky, snadno proveditelné různými způsoby,a nejsou proto na obrázku podrobně kresleny.

Hlavní řídicí obvodu 1 je synchronní nebo asynchronní sekvenční obvod obsahující adresní a povelovou čáet.Adresovací obvod 2 je v podstatě kodér transformující adresu získanou z výstupu hlavního řídicího obvodu 1.řrvý synchronizační obvod J a druhý synchronizační obvod £ jsou posuvné registry s podmíněnou funkcí.Trvá paměť £ je paměť typu RAM a může být např.feritová nebo polovodičová.Druhá paměť 6 a pomocná paměť £ j sou paměti typu ROM a mohou být realizovány jako polovodičové paměti.Vyhodnocovací obvol 8 a hradlovací obvod £ jaou kombinační obvody složené z hradel.Výstupním obvodem 10 může být například registr.

197 121

Vetupy a výstupy,které mají společný logický nebo funkční význam,jeou shrnuty v jeden epoj a označeny jako skupinový.Jednotlivé čáati zapojení pevné a proměnné paměti pre paralelní spolupráci ve volitelné oblasti adresování jeou podle vynálezu vzájemné propojeny takto:

Skupinový adresní výetup 11 hlavního řídicího obvodu 1 je epojen e adreením skupinovým vstupem 25 prvé paměti 2 * dále ae skupinovým vstupem 15 adresovacího obvodu 2,jehož skupinový výstup 16 je spojen s adresním skupinovým vstupem 36 druhé paměti 6 a zároveň s adreením skupinovým vstupem 35 pomocné paměti 2, jejíž skupinový výetup 33 je epojen se skupinovým vstupem 31 vyhodnocovacího obvodu 8.řrvý výetup 32 vyhodnocovacího obvodu 8 je spojen s vyhodnocovacím vstupem 21 druhého synchronizačního obvodu £,jehož skupinový vstup 20 je spojen jednak ee skupinovým vstupem 18 prvého synchronizačního obvodu 2 a zároveň se skupinovým synchronizačním výstupem 13 hlavního řídicího obvodu 1,S prvým skupinovým synchronizačním vstupem 12 hlavního řídicího obvodu 1 je spojen druhý skupinový výstup 23 druhého synchronizačního obvodu £,jehož prvý skupinový výstup 22 je spojen s řídicím skupinovým vstupem 37 druhé paměti 6 a s řídioím skupinovým vstupem 34 pomocné paměti 2-S druhým skupinovým synchronizačním vstupem 14 hlavního řídicího obvodu 1 je epojen prvý skupinový výstup 17 prvého synchronizačního obvodu J,jehož druhý skupinový výstup 19 je spojen s řídicím skupinovým vstupem 24 prvé paměti která má svůj skupinový výstup 26 spojen s prvým skupinovým vstupem 27 výstupního obvodu 10.Druhý skupinový vstup 28 výstupního obvodu 10 je spojen s výstupem 40 hradlovacího obvodu £,jehož skupinový vstup 29 je spojen se skupinový» výstupem 38 druhé pamětí 6 a jehož hradlovací vetup 30 je spojen s druhým výstupem 39 vyhodnocovacího obvodu 8.Skupinový datový výstup 41 hlavního řídicího obvodu 1 je spojen se skupinovým datovým vstupem 42 prvé pamětí 2·

Zapojení pracuje takto.Hlavní řídicí obvod 1 vysílá na svém skupinovém adresním výstupu 11 adresu,která přímo ovládá adresování prvé paměti £,a která se též přivádí přes skupinový vstup 15 do adresovacího obvodu 2.V adresovacím obvodu 2 se tato adresa upraví pro potřeby adresování pomocné paměti 2 a druhé paměti 6.Prvá paměť 2 3^e pe®ěí typu RAM,druhá paměť 6 a pomocná paměť 2 jsou paměti typu ROM.V pomocné paměti 2 jsou uloženy údaje o planosti paměťové operace pro prvou paměť 2 nebo P^ro druhou paměť 6.Prvý synchronizační obvod 2 přijímá přes svůj skupinový vstup 18 synchronizační povely ze skupinového synchronizačního výstupu 13 hlavního řídicího obvodu 1 a vyvolá přee svůj druhý skupinový výetup 19 a přes řídicí skupinový vstup 24 prvé paměti 2 žádanou paměťovou operaci.Na skupinovém výstupu 26 prvé paměti 2 jsou k dispozici příslušná data z prvé paměti 2.která jsou přes prvý skupinový vstup 27 výstupního obvodu 10 přivedena do tohoto výstupního obvodu 10 v případě čtení.Na skupinovém datovém vstupu 42 prvé paměti 2 jsou k dispozici data vstupující do prvé paměti 2 ^ze skupinového datového výstupu 41 hlavního řídicího obvodu 1 pro případ zápisu.Informace o skončení pracovního cyklu prvé paměti 2 vyšle prvý synchronizační obvod 2 ze svého prvého skupinového výstupu 17 na druhý skupinový synchronizační vstup 14 hlavního řídicího obvodu 1.Zpracování tohoto signálu hlavním řídicím obvodem 1 a tím i uvolnění další činnosti tohoto obvodu je však podmíněno přítomností obdobného signálu na prvém skupinovém synchronizačním vstupu 12 hlavního řídicího obvodu l,kam je přiváděn ze druhého skupinového výstupu 23 druhého synchronizačního obvodu £.Činnost tohoto druhého synchronizačního obvodu £ je ovlivňována kromě povelů z hlavního řídicího obvodu 1 na skupinovém vstupu 20 též stavem pomocné paměti 2·Tento stav je vyhodnocován vyhodnocovacím

197 121 obvodem 8 a je z jeho prvého výstupu 32 veden na vyhodnocovací vstup 21 druhého synchronizačního obvodu £.Jestliže vyhodnocovací obvod 8 zjistí,že paměíová operace je vztažena k prvé paměti 5.,pak druhý synchronizační obvod £ nezahájí žádnou činnost a hlavní řídicí obvod 1 dostává přes své vstupy 12 a 14 informaci,že je paměíová operace ukončena a že data ve výatupním obvodu 10 jsou v případě čteni platná.Jestliže však zjistí vyhodnocovací obvod 8,že paměíová operace se vztahuje ke druhé paměti 6,vydá druhý synchronizační obvod £ na svých skupinových výstupech 22 a 23 příslužné signály,které způsobí v případě čtení z paměti prodloužení sekvence čtení takovým způsobem,že přes řídicí skupinový vstup 37 druhé paměti 6 a přes řídicí skupinový vstup 34 pomocné paměti J jsou obě tyto paměti 6 aj přečteny a hradlovací obvod J přepíše na základě stavu svého hradlovacího vstupu 30 výstup dat ze skupinového výstupu 38 druhé paměti 6 přes svůj skupinový vstup 29.Přes výstup 40 a přes druhý skupinový vstup 28 výstupního obvodu 10 data do výstupního obvodu 10.Hlavni řídicí obvod 1 pak dostane na svém prvém skupinovém synchronizačním vstupu 12 informaci od druhého synchronizačního obvodu 4, o ukončení paměíové operace.

Zapojení se použije všude tam,kde dochází ke kombinaci záznamů proměnných a neproměnných informací,což se uplatni zejména při provádění zaváděcích a startovacích programů u vyišlch hardwarových celků vybavených pamětí.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zapojení pevné a proměnné paměti pro paralelní spolupráci ve volitelné oblasti adresování, které obsahuje hlavní řídicí obvod,adresovací obvod,synchronizační obvody,paměti,výstupní obvod, hradlovací obvod a vyhodnocovací obvod,vyznačující se tím,že skupinový adresní výstup (11) hlavního řídicího obvodu (1) je spojen s adresním skupinovým vstupem (25) prvé paměti (5) a se skupinovým vstupem (15) adresovacího obvodu (2),jehož skupinový výstup (16) je spojen s adresním skupinovým vstupem (36) druhé paměti (6) a s adresním skupinovým vstupem (35) pomocné paměti (7),jejíž skupinový výstup (33) Je spojen se skupinovým vstupem (31) vyhodnocovacího obvodu (8),jehož prvý výetup (32) je spojen s vyhodnocovacím vstupem (21) druhého synchronizačního obvodu (4),jehož skupinový vstup (20) je spojen se skupinovým vstupem (18) prvého synchronizačního obvodu (3) a se skupinovým synchronizačním výstupem (13) hlavního řídicího obvodu (l),a jehož prvý skupinový synchronizační vstup (12) je spojen s druhým skupinovým výstupem (23) druhého synchronizačního obvodu (4),jehož prvý skupinový výstup (22) je spojen s řídicím skupinovým vstupem (34) pomocné paměti (7) a s řídicím skupinovým vstupem (37) druhé paměti (6),jejíž skupinový výstup (38) je spejen se skupinovým vstupem (29) hradlovacího obvodu (9),jehož hradlovací vetup (30) je spojen e druhým výstupem (39) vyhodnocovacího obvodu (8),přičemž výstup (40) hradlovacího obvodu (9) je Bpojen b druhým skupinovým vstupem (28) výstupního obvodu {10),jehož prvý skupinový vstup (27) je spojen se skupinovým výstupem (26) prvé paměti (5),jejíž skupinový datový vstup (42) je spojen se skupinovým datovým výstupem (41) hlavního řídicího obvodu (1), jehož druhý skupinový synchronizační vstup (14) je spojen s prvým skupinovým výstupem (17) prvého .synchronizačního obvodu (3),jehož druhý skupinový výstup (19) je spojen s řídicím skupinovým vstupem (24) prvé paměti (5).