CS195985B1 - Connection of the circuit of the given value at the excitation regulator of the synchronnous alternators - Google Patents

Description

Vynález se týká zapojení obvodu zadané hodnoty regulátoru buzení synchronních alternátorů» které se skládá z ^paměíového ^{* i}n^te^grační^ho ^členu» roz^dílového ^členu» obvo^du Hze^ přepínače» přepínače» obvodu řídicích signálů obousměrného čítače» obousměrného čítače, digitálně analogového převodníku a obvodu pro vyhodnocení poklesu napájecího napětí.

Až dosud se používalo v regulátorech buzení potenciometru ovládaného servomechanismem. Značná nevýhoda tohoto řeěení spočívá v použití mechanických prvků» které mají omezenou životnost» velké rozměry . a vyžadují náročnou výrobu a údržbu.

Uvedené nevý^hod^y odstraňuje ^předmét vyn^álezu, jeho^ž postata s^po^čív^á v ^tom, že první vstu^p za^pojen^í obvodu zadan^é ho^dno^ty re^gu^látoru ^buzen^í je ^tvořen prvn^ím vstupem ' pam^ěťov^ého integračního členu· Jeho výstup je připojen na rozdílový člen» kam je ' současně ' přiveden i výstup z digitálně'analogového převodníku. Výstup rozdílového členu je připojen spolu s druhým vstupem zapojení obvodu zadané hodnoty regulátoru buzení na vstup obvodu řízení přepínače a současně na přepínač. Na vstup přepínače je přiveden i výstup z obvodu řízení přepínače. Přepínač má dva výstupy» z nichž první je veden na vstup obvodu řídicích signálů obousměrného čítače. Výstupy z obvodu řídicích signálu obousměrného čítače jsou připojeny na vstupy obousměrného'čítače. Výstup obousměrného čítače je spojen se vstupem di^git^áln^ě analo^gov^ého ^převodn^íku. Druhý výstu^{p př}e^pína^če je ve^den na ^druhý vs^tu^{p p}am^ěťového ⁱnte^gra^čn^ího členu» je^ho^ž výstu^p je soutasně i výstu^pem obvodu zadaró ' hotaoty

195 985

195 sas regulátoru buzení synchronních alternátorů.

Praktické provedení předmětu vynálezu je na přiloženém výkresu obr. 1, které znázorň^uje blrtoW ^zapojení otoodu zadané hodnot^y regu^látoru. tozen^ Ot>r. ² a 3 znázorňuje motaá ^zapojaní ob^vodu ^vyhodnocení pok^lesu napájectoo na^pětí a pamělovtoo integračnfto Sl^enu.

N^apě^ťový ei^gnál_t kterému je úměrná zm^ěna za^dan^é ho^dno^ty regu^látoru ^buzen^í sync^hron ní^ch ^alternátorů^^t se přivádí na ' první vstup VI^ který ' je ^prvn^ím vstupem A ^pam^ěťov^ého integračního členu A· Velikost výstupního napětí se porovnává v rozdílovém členu 2 s ^napětín z digitálně analo^gov^ého ^převod^^íku 2 a vzniklá odchýlím je vetena do ^- obvodu 2 řízení přepínače a současně do přepínače £,je-li odchylka z-rozdílového členu 2 větší než nastavená necitlivost obvodu 2 řízení přepínače, nebo je-li na druhý vstup VII přivedeno napětí, je'přepínač £ sepnut do polohy prvého výstupu £ a odchylka je vedena na vstup obvodu 2 řídicích signálů. Tento obvod vyhodnotí, zda je signál kladný - nebo záporný a na jeto ^výstu^pu ϋ nebo D se objeví im^puls^y. Číslicový ^aign^ál z obousměrného ^čítače 6 se potom zavádí na vstup digitálně analogového převodníku- 2 a jeho výstupní napětí . je regulováno tak, aby odchylka ' rozdílového členu 2 byla uvnitř necitlivosti obvodu 2 řízení přepínače. V ustáleném stavu, kdy odchylka z.rozdílového' členu - 2.je uvnitř neoitlivosti obvodu 2 řízení . . přepínače, je přepínač £ sepnut do polohy druhého výstupu. X a na druhém vstupu ^pam^ěťov^ého inte^atotoo ^členu 1 se objeví . vtodto napět^ k-teré udržuje výstu^pní na^pětí paměťového.ⁱnte^gračn^ího členu 1 ta^ aby bylo stodn^é s výstu^pním napětím digitálně analogového převodníku *· Obvod £ vyhodnocení poklesu napájecího napětí se uplatní při. ^po^klesu nebo dotonce vý^pa^dku na^pájecíto napěH. . Zajišťuje uctovfaí stejné hodnoty výstupního napětí obvodu zadané hodnoty regulátoru buzení, jako byla před poruc^hou. ^Výs^tu^p 0 pam^ěťov^ého inte^gra^ční^ho ^členu 1 je i výs^tu^pem . celého obvo^du zadané hodnoty regulátoru buzení a řídí buzení synchronního alternátoru.

Princi^p za^pojen^í tedy s^po^čívá v . že jest^liže nen^í paměťový tatagrataí ^člen 1 řízen vnějším signálem,- je jeho výstupní napětí udržováno na konstantní velikosti' odchylkou mezi tímto výstupním napětím a výstupním napětím z digitálně analogového převodníku' 2· V ^př^ípadě změn^y výstupn^ího na^pět^{í p}aměťov^ého integratofto členu 1 vnějším signálem^, nebo' po výpadku napájecího napětí,- se nejprve srovná výstupní napětí digitálně analogového převodníku 2 ⁸ výs-topnta na^pětím paměťov^éto ⁱnte^gračního ^členu a poté se opět ^přejde na výše ^popsaný režta udržověi^ konstant^ho výstu^pn^ího na^pětí ^pamě^ťového inte^gračního členu 1.

ko^žn^é zapojen^í otoodu 8 v^yhodnocen^í poUesu napáje^ho . na^pětí a ^paměťového -tategračního členu 1 je na obr. 2.

Pam^ěťov^ý in^tegra^čn^{í č}len 1 je reaHzován hybridnfa operačním zesilovačem £ s vysokým vstupním odporem a kondensátorem — . Vstupní signál se přivádí na vstup V hybridního operačního zesilovače F přes monolitický spínač S, jehož stav'je ovládán napětím z obvodu 8 vyhodnocení poklesu - napájecího napětí. Tento obvod je složen -ze ' tří operačních zesilovačů G, Η, I a dvou tranzistorů j, Tg. První operační zesilovač <3 pracuje jako s a a s invertor napájecího napětí. Na vstupu druhého operačního zesilovače H se provádí součet napájecích napětí a současné tento zesilovač pracuje jako integrátor. Třetí operační zeailovač I pracuje jako klopný obvod a ovládá první tranzistor Tj, který zkratuje kondenzátor ve zpětné vazbě druhého operačního zesilovače H. Výstup druhého operačního zesilovače H je dále propojen přes Zennerovu diodu Z na druhý tranzistor který pracuje jako klopný obvod. Napětí Ur z kolektoru druhého tranzistoru Tg je současně řídicím napětím monolitického spínače S a jeho průběh je naznačen na obr. 3. V okamžiku t₁ dochází к výpadku napájecího napětí a polarita U_p se změní z hodnoty -U na hodnotu +U. V okamžiku tg došlo к obnovení napájecího napětí, avšak ke změně U_p zpět na hodnotu -U dochází se zpožděním, až v časovém okamžiku tj.

Popsaný vynález najde použití ve všech regulovaných budicích aoustavách synchronních alternátorů.

Claims (1)

1. Zapojení obvodu zadané hodnoty regulátoru buzení synchronních alternátorů, složené z paměťového integračního členu, rozdílového Členu, obvodu řízení přepínače, přepínače, obvodu řídicích signálů obousměrného čítače, obousměrného čítače, digitálně analogového převodníku a obvodu vyhodnocení poklesu napájecího napětí, vyznačené tím, že první vstup (VI) zapojení obvodu zadané hodnoty regulátoru buzení je tvořen prvním vstupem (A) paměťového integračního členu (1), jehož výstup je připojen na rozdílový člen (2), kam je současně připojen i výstup digitálně analogového převodníku (7), přičemž výstup rozdílového členu (2) je připojen spolu s druhým vstupem (VII) zapojení obvodu zadané hodnoty regulátoru buzení na vstup obvodu (3) řízení přepínače, jehož výstup je spolu s výstupem rozdílového členu (2) připojen na přepínač (4), který má dva výstupy, z nichž první výstup (X) je veden na vstup obvodu (5) řídicích signálů obousměrného čítače (6) jehož výstupy (U,D) jsou připojeny na vstupy obousměrného čítače (6), který má výstup spojen se vstupem digitálně analogového převodníku (7), a druhý výstup (X) přepínače (4) je veden na druhý vstup (B) paměťového integračního členu (1), jehož výstup (0) je současně i výstupem obvodu zadané hodnoty regulátoru buzení synchronních alternátorů·