CS195913B1

CS195913B1 - Connection of the digital adaptive regulator

Info

Publication number: CS195913B1
Application number: CS848476A
Authority: CS
Inventors: Eduard Schliksbier; Gert Ullrich
Original assignee: Eduard Schliksbier; Gert Ullrich
Priority date: 1976-12-22
Filing date: 1976-12-22
Publication date: 1980-02-29

Description

Vynález se týká zapojení číslicového adaptivního regulátoru.The invention relates to a digital adaptive controller connection.

Rozborem technických požadavků na řízení technologických procesů se dochází v řadě případů k závěrům, že je vyloučena realizace algoritmu řízení běžnými typy regulátorů. Široký rozsah samočinné přestavitelnosti parametrů regulátorů nelze také s potřebnou spolehlivostí a krátkodobou i dlouhodobou stabilitou řešit dostupnými analogovými prostředky. To spolu s častým požadavkem přenosu malých signálů na velkou vzdálenost vede k řešení regulace ve formě číslicové. Další podmínky, kupříkladu zachování konstantní přesnosti regulace (vztažené na okamžitou velikost žádané hodnoty) v celém pracovním rozsahu regulované veličiny, respektive změny dynamických vlastností regulace v závislosti na žádané hodnotě, vedou k využití regulátorů adaptivních. Dosud známé systémy pro řízení technologických procesů pomocí analogové techniky jsou řešeny jednoúčelově a jsou převážně složité a nákladné.By analyzing the technical requirements for controlling technological processes, in many cases it is concluded that implementation of the control algorithm by common types of controllers is excluded. The wide range of self-adjusting parameters of the controllers cannot be solved with the available reliability and short-term and long-term stability. This, together with the frequent demand for the transmission of small signals over long distances, leads to a digital control solution. Further conditions, for example maintaining constant control accuracy (based on the instantaneous setpoint value) over the entire operating range of the controlled variable, or changes in the dynamic properties of the control in relation to the setpoint, result in the use of adaptive controllers. The systems known to date for the control of technological processes using analogue technology are designed for a single purpose and are mostly complex and expensive.

Tyto nedostatky v podstatě odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že výstup čítače žádané hodnoty je připojen na první vstup řídicího bloku, na jehož druhý vstup je připojen čítač skutečné hodnoty. Na třetí vstup řídicího bloku je připojen výstup čítače rozdílu kmitočtu. Na první výstup řídicího bloku je zapojen jednak čítač žádané hodnoty, jednak čítač skutečné hodnoty, a jednak čítač rozdílu kmitočtu. Na čtvrtý vstup řídicího bloku je připojen výstup čítače platných měřicích cyklů, jehož vstup je připojen na druhý výstup řídicího bloku. Třetí výstup tohoto bloku je připojen na vstup akčního členu jedné poloviny a čtvrtý výstup na vstup akčního členu druhé polarity.These drawbacks are substantially eliminated by the circuit according to the invention, which is characterized in that the output of the setpoint counter is connected to the first input of the control block, to the second input of which the actual value counter is connected. The frequency difference counter output is connected to the third input of the control block. The first output of the control block is connected to the setpoint counter, the actual value counter, and the frequency difference counter. The output of the valid measuring cycle counter is connected to the fourth input of the control block, the input of which is connected to the second output of the control block. The third output of this block is connected to the actuator input of one half and the fourth output to the actuator input of the second polarity.

Zapojení podle vynálezu zajištuje samočinné přizpůsobení pásma necitlivosti velikosti žádané hodnoty, samočinné přizpůsobení trvání měřicího cyklu dynamickým požadavkům systému v závislosti na pracovním bodě, příznivý průběh regulačního děje i při velkých odchylkách bez vnějších zásahů, pouze vlivem velikosti skutečné a žádané hodnoty a přímý tří polohový výstup pro ovládání kupříkladu servopohonů. Řízená soustava se tedy nachází pouze v konečném počtu vnitřních stavů a dále se o všech proměnných, vyskytujících se v logickém systému předpokládá, že mají logický charakter. Tento požadavek je zvláště výhodný, neboť umožňuje zařadit před číslicový adaptivní regulátor technicky jednoduché obvody — převodníky napětí/kmitočet.The circuit according to the invention ensures the automatic adaptation of the deadband to the setpoint value, the automatic adaptation of the measuring cycle duration to the system's dynamic requirements depending on the operating point, favorable control behavior even at large deviations without external interference. for actuating actuators, for example. Thus, the controlled system is only in the finite number of internal states, and all variables occurring in the logical system are assumed to be logical in nature. This requirement is particularly advantageous because it allows to incorporate technically simple circuits - voltage / frequency converters - in front of the digital adaptive controller.

Na přiložených výkresech je znázorněno na obr. 1 blokové z; pojení číslicového adaptivního regulátoru, na obr. 2 je příklad jeho zapojení.1 is a block from FIG. connection of the digital adaptive controller, in Fig. 2 is an example of its connection.

Jak je znázorněno na obr. 1 je výstup čítače žádané hodnoty 10 připojen na první vstup 401 řídicího bloku 40, na jehož druhý vstup 402 je připojen čítač skutečné hodnoty 20. Na třetí vstup 403 řídicího bloku 40 je připojen výstup čítače rozdílu kmitočtu 30. První výstup 405 řídicího bloku 40 je připojen na čítač žádané hodnoty 10, skutečné hodnoty 20 a rozdílu kmitočtu 30. Na čtvrtý vstup 404 je připojen výstup čítače platných měřicích cyklu 50. Jeho vstup je připojen na druhý výstup 40S řídicího bloku 40. Jeho třetí výstup 407 je připojen na vstup akčního členu jedné polarity 60 a jeho čtvrtý výstup 403 na vstup akčního členu druhé polarity 70,As shown in FIG. 1, the output of the setpoint counter 10 is connected to the first input 401 of the control block 40, to which the second input 402 is connected the actual value counter 20. The output of the frequency difference counter 30 is connected to the third input 403 of the control block 40. output 405 of control block 40 is coupled to setpoint counter 10, actual value 20, and frequency difference 30. The fourth input 404 is connected to a counter of valid measuring cycles 50. Its input is connected to second output 40S of control block 40. Its third output 407 is connected to an input of one polarity actuator 60 and its fourth output 403 to an input of another polarity actuator 70,

Příklad zapojení je na obr. 2, kde čítač žádané hodnoty 10, čítač skutečné hodnoty 20, čítač rozdílu kmitočtu 30 a čítač platných měřicích cyklů 50, jsou tvořeny obvody plnění 11. Jejich výstupy jsou připojeny přes dopředně čítače a korekce kapacity 13 na vstup indikace stavu 14.An example of wiring is shown in Fig. 2, where the setpoint counter 10, the actual value counter 20, the frequency difference counter 30, and the valid measuring cycle counter 50 are formed by the filling circuits 11. Their outputs are connected via the counter counters and capacity correction 13 to the indication input. Status 14.

Řídicí blok 43 sestává z obvodu nulování 41, bloku plnění 42 čítače rozdílu kmitočtu 30, obvodu sledování polarity odchylky 43, obvodu pásma necitlivosti 44, výstupního obvodu nulování 45 a z prvního, druhého, třetího a čtvrtého obvodu buzení 46, 47, 48, 49. Vstup obvodu nulování čítačů 41 je paralelně spojen s výstupem čítače žádané hodnoty 10, ss vstupem bloku plnění čítače rozdílu kmitočtu 42, vstupem třetího obvodu plnění 31, se vstupem třetího obvání polarity odchylky 43, se vstupem obvodu pásma necitlivosti 44 a prvního, druhého, třetího a čtvrtého obvodu buzení 46, 47, 48, 49. Druhý vstup obvodu nulování čítačů 41 je paraleně spojen se vstupem čtvrtého obvodu plnění 51, s výstupem čítače rozdílu kmitočtu 30 a se vstupy prvního, druhého, třetího a čtvrtého obvodu buzení 46, 47, 48, 49.The control block 43 consists of a reset circuit 41, a fill block 42 of the frequency difference counter 30, a polarity monitoring circuit 43, a dead zone 44 circuit, a reset output circuit 45 and a first, second, third and fourth excitation circuit 46, 47, 48, 49. The counter reset counter 41 input is connected in parallel to the output of the setpoint counter 10, with the input of the counter of the frequency difference counter 42, the input of the third charge circuit 31, the input of the third deviation polarity deviation 43, the input of the deadband 44 and the first. and a fourth excitation circuit 46, 47, 48, 49. The second input of the counter reset circuit 41 is connected in parallel to the input of the fourth charge circuit 51, the output of the frequency difference counter 30 and the inputs of the first, second, third and fourth excitation circuits 46, 47, 48, 49.

Vstup obvodu nulování 41 je dále paralelně spojen se vstupem bloku plnění 42 čítače rozdílu kmitočtu 30 a vstupy plnění obvodů plnění 11 so vstupem obvodu sledování polarity odchylky 43, se vstupem obvodu pásma necitlivosti 44, ss vstupy prvního, druhého, třetího a čtvrtého obvodu buzení 46, 47, 48, 49 a s výstupem čítače skutečné hodnoty 20.The reset circuit input 41 is further connected in parallel to the input of the charge counter 42 of the frequency difference counter 30 and the inputs of the charge circuit 11 to the input of the deviation polarity monitoring circuit 43, to the dead zone 44, DC inputs of the first, second, third and fourth excitation circuits. , 47, 48, 49 and the actual counter output 20.

Výstup obvodu nulování 41 čítačů je paralelně spojen se vstupy dopředných čítačů 12. Výstup bloku plnění 42 čítače rozdílu kmitočtu 30 je spojen s obvodem plnění 11 čítače. 30. Výstup obvodu sledování polarity odchylky 43 a výstup obvodu pásma necitlivosti jsou spojeny se vstupem výstupního obvodu nulování 45. Jeho výstup je spojen se vstupem pro nulování dopředného čítače 12 čítače 50. Výstupy prvního a druhého obvodu buzení 46, 47 jsou spojeny se vstupy akčního členu jedné polarity 60 a výstupy třetího a čtvrtého obvodu buzení 43, 49 jsou spojeny se vstupy akčního členu druhé polarity 70. Na výstup čítače platných měřicích cyklů 50 jsou paralelně připojeny vstupy prvního, druhého, třetího a čtvrtého obvodu buzení 46, 47, 48, 4‘t. Akční člen jedné polarity 60 jě tvořen pamětí 61 a s ní sériově spojeného bezkontaktního spínače 62, akční člen druhé polarity 70 je tvořen pamětí 71 a s ní sériově spojeného bezkontaktního spínače 72.The counter reset counter 41 output is connected in parallel to the forward counter inputs 12. The output of the counter of the frequency difference counter 30 is coupled to the counter fill circuit 11. 30. The output of the polarity monitoring circuit 43 and the output of the deadband circuit are connected to the input of the reset circuit 45. Its output is connected to the input for resetting the counter 12 of the counter 50. The outputs of the first and second excitation circuits 46, 47 are coupled to the inputs one polarity member 60 and the outputs of the third and fourth excitation circuits 43, 49 are coupled to the inputs of the second polarity actuator 70. The inputs of the first, second, third, and fourth excitation circuits 46, 47, 48 are connected in parallel to the output of the valid measuring cycles 50. 4't. An actuator of one polarity 60 is formed by a memory 61 and a series-connected proximity switch 62, an actuator of the second polarity 70 is formed by a memory 71 and a series-connected proximity switch 72.

Skutečná hodnota signálu V_B je zavedena a vyhodnocována v čítači skutečné hodnoty 20 a obdobně žádaná hodnota signálu V_A je zavedena a vyhodnocována v čítači žádané hodnoty 10. Obsah obou výše uvedených čítačů je po cyklech vyhodnocován ve dvou stavech, a to: naplněný, popřípadě nenaplněný čítač, přičemž získané dvě proměníme — žádaný signál A, popřípadě skutečný signál B jsou zavedeny do řídicího bloku 40. Tento řídicí blok 40 na základě vstupních informací žádaného signálu A a skutečného signálu B vyhodnocuje, zda sledovaný parametr soustavy ve formě skutečné hodnoty signálu V_B nedosahuje žádané hodnoty signálu V_A, respektive překračuje tuto žádanou hodnotu signálu V_A nebo je v jejím definovaném okolí.The actual value of the signal V _B is entered and evaluated in the actual value counter 20 and similarly the setpoint value of the signal V _A is entered and evaluated in the setpoint counter 10. The contents of the two above-mentioned counters are evaluated in cycles in two states. an unfilled counter, whereby the two obtained are converted - setpoint A or actual signal B are fed to control block 40. Based on the input information of setpoint A and actual signal B, the control block 40 evaluates whether the monitored parameter of the system is in the form of _B does not reach the reference value of the signal V _A, or exceeds this setpoint signal V _A, or is in its defined area.

Potřebné okolí žádané hodnoty signálu V_A, představované pásmem necitlivosti, je vytvářeno v čítači rozdílu kmitočtu 30 rozdílovým signálem C, a to na základě rozdílové hodnoty signálu V_c a řídicího bloku 40. Rovněž u tohoto čítače rozdílu kmitočtu 30 jsou sledovány pouze dva stavy, a to naplněný, popřípadě nenaplněný čítač. Pomocí vhodně navržených kapacit čítače žádané hodnoty 10, čítače skutečné hodnoty 20 a čítače rozdílu kmitočtu 30 jsou potom splněny základní požadavky, kladené na řízení technologického procesu. Cyklické vyhodnocování po naplnění čítače lze potom považovat za rozdělení času na takty, u nichž budou číslicovými adaptivními regulátory realizovány jednotlivé mikrooperace. Délka taktu T_t je přitom obecnou funkcí proměnného kmitočtu. Předpokládáme-li, že t_A je první časový interval, t_B druhý časový interval a t_c je třetí časový interval od počátku plnění čítače žádané hodnoty 10, čítače skutečné hodnoty 20 a čítače rozdílu kmitočtu 30 ke změně příslušné proměnné — žádaného signálu A, skutečného signálu B a rozdílového signálu C do stavu logické 1, je potom délka taktu T_t definována když A, B, C, potom T_t ~ max. (t_A, t_Bj když Á, B, C, potom T_t — t_B + t_c když A, 13, C, potom T_t — t_A + t_c.The necessary ambient of the setpoint signal V _A represented by the deadband is generated in the frequency difference counter 30 by the difference signal C, based on the difference value of the signal V _c and the control block 40. Also, only two states are monitored in this frequency difference counter 30. a filled or unfilled counter. By means of suitably designed capacities of the setpoint counter 10, the actual value counter 20 and the frequency difference counter 30, the basic requirements for controlling the technological process are then met. Cyclic evaluation after filling the counter can then be considered as a time division into measures where individual microoperations will be implemented by digital adaptive controllers. The cycle time T _t is a general function of the variable frequency. Assuming that t _A is the first time interval, t _{B the} second time interval and _{t c} is the third time interval from the start of filling the set point counter 10, the actual value counter 20 and the frequency difference counter 30 to change the respective variable signal B and differential signal C to logic 1, the cycle time T _t is then defined when A, B, C, then T _t ~ max. (t _A , t _B if A, B, C, then T _t - t _B + t _c if A, 13, C, then T _t - t _A + t _c .

T_t = g (ř), přičemžT _t = g (ø), where

Dopravní zpoždění, které je zařazeno před mikrooperace, je realizováno čítačem platných měřicích cyklů 50. Ke změně mikrooperací potom dochází v taktech, popsaných vztahem nThe transport delay, which is included before the microoperations, is realized by a counter of valid measuring cycles 50. The microoperations then change in bars described by the relation n

|?;1 přičemž T_r je celkový takt a T_ti označuje sumu mikrooperací. Tímto zásahem do struktury číslicového adaptivního regulátoru je vytvořena potřebná adaptivita. Čítač platných měřicích cyklů 50 je přitom ovládán z řídicího bloku 40 řídicí hodnotou signálu V_D, jeho stavy jsou popsány hodnotou výstupní proměnné řídicím signálem D.Where T _r is the total cycle and T _t is the sum of the micro-operations. This intervention in the structure of the digital adaptive controller creates the necessary adaptivity. The counter of the valid measuring cycles 50 is controlled from the control block 40 by the control value of the signal _VD , its states being described by the value of the output variable by the control signal D.

Na základě cyklického vyhodnocování obsahu všech čítačů (čítače žádané hodnoty 10, čítače skutečné hodnoty 20, čítače rozdílu kmitočtu 30 a čítače platných měřicích cyklu 50) řídicím blokem 40 dojde v závislosti na hodnotách výstupů všech výše uvedených čítačů k regulačnímu zásahu akčního členu jedné polarity 60 nebo akčního členu druhé polarity 70, popřípadě nedojde k žádanému regulačnímu zásahu, a to podle vztahuBased on the cyclic evaluation of the contents of all counters (setpoint counter 10, actual counter 20, frequency difference counter 30 and valid measuring cycle counter 50) by the control block 40, the actuator of one polarity 60 is actuated depending on the output values of all the above counters. or the second polarity actuator 70, or the desired control intervention, depending on the relationship

S_1;2 - 1,_:2 (A, B, C, D)S _{1; 2} - 1, ₂ (A, B, C, D)

Ri;2·= mi_;2 (A, B, C, Dj, kdy Si, Sz a Ri, R2 jsou budicí signály vycházející z řídicího bloku 40.R 1; 2 · = mi _{; 2} (A, B, C, Dj, where Si, Sz and R 1, R 2 are excitation signals coming from control block 40.

Jak je uvedeno na obr. 2, jsou čítač žádané hodnoty 10, čítač skutečné hodnoty 20, čítač kmitočtu 30 a čítač platných měřicích cyklů 50 shodné koncepce a jsou na ně přiváděny proměnné, přičemž označení jednotlivých signálů těchto logických proměnných jeAs shown in FIG. 2, the setpoint counter 10, the actual value counter 20, the frequency counter 30, and the valid measuring cycle counter 50 are of the same concept and the variables are applied to them, the individual signals of these logic variables being

V je plnění čítače,V is filling the counter,

P je podmínka plnění,P is the condition of fulfillment,

N je nulování čítačů a K je korekce kapacity čítačů.N is the counter reset and K is the counter capacity correction.

Funkcí řídicího bloku 40 je stanovení počátku časové osy obvodem nulování 41 čítačů. Startovací signál je odvozen z obsahu žádaného signálu A nebo skutečného signálu B, případně rozdílového signálu C nulovaného čítače žádané hodnoty 10, čítače skutečné hodnoty 20 nebo čítače rozdílu kmitočtu 30, kdeThe function of control block 40 is to determine the start of the timeline by the counter reset circuit 41. The start signal is derived from the content of the setpoint signal A or the actual signal B or the differential signal C of the zero setpoint counter 10, the actual value counter 20 or the frequency difference counter 30, where

N = f (A, J'3, C).N = f (A, J '3, C).

Plnění čítače rozdílu kmitočtu 30 je ovládáno podmínkou plnění P z bloku plnění čítače rozdílu kmitočtu 42, jejíž funkční zápis jeThe filling of the frequency difference counter 30 is controlled by the filling condition P from the filling block of the frequency difference counter 42, whose functional notation is

P = g(A, B).P = g (A, B).

Při sledování odchylky (rozdílu obou kmitočtů) je nutnné zaznamenávat i změnu polarity této polarity, což činí obvod sledování polarity odchylky 43 svou zápornou výstupní proměnnou ZP, popsanou logickou funkcíWhen monitoring the deviation (difference of both frequencies) it is necessary to record the change of polarity of this polarity, which makes the circuit of polarity monitoring of deviation 43 with its negative output variable ZP, described by logic function

ZP = k (A, Bj.ZP = k (A, Bj.

Zjistit, zda odchylka je v pásmu necitlivosti, má za úkol obvod pásma necitlivosti 44 s kladnou výstupní proměnnou PN a zápisem funkce PN — k (A, Bj.To determine if the deviation is in the dead zone, the dead zone 44 has a positive output variable PN and a function PN - k (A, Bj.

Čítač platných měřicích cyklů 50 je třeba nulovat v závislosti na záporné výstupní proměnné ZP a kladné výstupní proměnné PN signálem nulování dopředných čítačů N.-x výstupního obvodu nulování 45, kdeThe counter of the valid measuring cycles 50 must be reset depending on the negative output variable ZP and the positive output variable PN by the reset signal of the forward counters N.-x of the reset circuit 45, where

N = j (ZP, PN)..N = j (ZP, PN).

Ke změně stavu akčního členu jedné polarity 60, respektive akčního členu druhé polarity 70, dochází v závislosti na hodnotách žádaného signálu A nebo skutečného signálu B nebo rozdílového signálu C nebo řídicího signálu D podle obecné logické funkceThe change in status of one polarity actuator 60 and the other polarity actuator 70, respectively, occurs depending on the values of the desired signal A or the actual signal B or the difference signal C or the control signal D according to the general logic function

Si_;2 = li;2 (A, B, C, D)Si _; 2 = 1; 2 (A, B, C, D)

Ri;2 = mi;2 (A, B, C, D),R 1; 2 = mi; 2 (A, B, C, D),

Akční člen jedné polarity 60 a akční člen druhé polarity 70 sestávají z pamětí 61 a 71, zajišťující regulační zásah a z bezkontaktních spínačů 62 a 72, zajišťujících výkonové ovládání. Praktické využití číslicového adaptivního regulátoru podle vynálezu přichází v úvahu pro řízení rozsáhlých řídicích systémů technologických procesů, například víceúčelových galvanizačních linek ocelových pasů aj.The actuator of one polarity 60 and the actuator of other polarity 70 consist of memories 61 and 71 for providing control intervention and contactless switches 62 and 72 for providing power control. The practical use of the digital adaptive controller according to the invention is suitable for the control of large control systems of technological processes, for example multi-purpose galvanizing lines of steel belts etc.

Claims

SUBJECT

A digital adaptive controller connection, characterized in that the output of the setpoint counter (10) is connected to a first input (401) of the control block (40), to whose second input (402) the actual value counter (20) is connected, to a third the input (403) of the control block (40) is connected to the output of the frequency difference counter (30), wherein the first stage of the control block (40) is connected to a setpoint counter (10) and an actual value counter (20); On the other hand, the frequency difference counter (30) is connected to the fourth input (404) of the control block (40) with the output of the valid measuring cycles counter (50) whose input is connected to the second output (406) of the control block (40). 407) is coupled to an input of one polarity actuator (60), and whose fourth output (408) is coupled to an input of the other polarity actuator (70).

Wiring according to claim 1, characterized in that in the counters (10, 20, 30, 50) the reference values, the actual value, the frequency difference and the valid measuring cycles are connected to the filling circuits (11) with sources of the filling conditions signals (P), the fillings (11) are connected to the status indication (14) via the forward counters (12) and the capacity correction (13), the capacity correction (13) being connected to the correction signal sources (K).

3. The circuit according to claim 1 or 2, characterized in that the control block (40) comprises a counter reset circuit (41), a frequency difference counter (30) fill (42) circuit, a deviation polarity monitoring circuit (43), a dead band zone (40). 44), a reset circuit (45), a first (46), a second (47), a third (48) and a fourth (49) excitation circuit, the output of the reset circuit (41) being connected to the forward counter of the setpoint counter (12) (10), actual value counters (20) and frequency difference counters (30), the feed block output (42) is coupled to the feed circuit (11) of the frequency difference counter (30), the deviation polarity monitoring circuit outputs (43) and band circuit the insensities (44) are connected to the forward counter (12) of the valid measuring cycles counter (50) via the reset circuit (45), the outputs of the first (46) and second (47) excitation circuits are connected to an actuator of one polarity (60); outputs of the third (48) and tvrtého (49) The excitation circuit are connected to the polarity of the second actuator (70).