CN85103803A - 数据终端的信号路径控制电路 - Google Patents

Abstract

本发明是关于在出现由终端进入主数据处理器的数据路径被某种系统的不规则性所封闭，或者由于数据满溢状态而必须被封闭的情况下，清理或封闭数据终端和主数据处理器之间的通信路径。当本发明用一对缓冲器，其中第一个连接在通信路径中，沿通信路径数据信号被送至主数据处理器，而第二个缓冲器则连接于数据路径中，发自主数据处理器的信息是沿着这一通路传送的。

Description

在数据处理系统，特别是在那些使用数据终端的系统中，经常有大量的数据信号在终端和主数据处理器之间流动，主数据处理器通常称做主计算机。在这样的现有技术系统中，包括数值保护和监视系统以便限制数据信号流通量使其不会超过系统的容量，这里或是以时间或是以储存容量等来限制。主数据处理器中具有这种保护能力，即具有发出“接通”或“断开”信号的能力，“断开”信号将使终端有效地分离，而“接通”信号则有效地把终端与通用异步接收发送器（UART，UniVersal    Asynchronous    Receiverl    Trausmitter）相连。可是，仅管具有这样的保护，但仍存在着一些问题，例如，如果系统有某些不规则性（像电压下降，不正确的编程，偶尔发生的元件损坏，信号线噪音等），将会实际上在终端电路形成一个状态。如果产生了一个虚假的“断”状态，即使实际上并不存在一“断”状态，终端电路在解决问题之前是不能使用的。在现有技术中，当估计有不正常状态时，就把终端“断开”即切断电源，然后再重新起动。通过这种技术经常会使“断”状态消失，但这也意味着重新装载信息，并要走过一连串的初期步骤等。本系统则可使使用者清理传送道路，如果“断”状态是一个局部的问题，则无需进行重新起动的步骤。如果数据流通量超向超越系统的容量时，本系统也可以容许数据传送中断。

本系统包括一连接于主教据处理器的通用异步接收发器以处理并串联及串并联变换。键盘的一数据传送路径与通用异步接收发送器相连，该路径包括一由一门电路和两个多路调制器所控制的缓冲器。数据信号由键盘经过一个多路调制器传送到缓冲器，再从缓冲器由该门电路控制经过另一个多路调制器而到达通用异步接收送器。与通用异步接收发送器相连的还有第二数据传送路径，它包括一个接有触发器的开关比较器，触发器为一个记亿开关状态的元件。在第二数据传送路径中，一第二缓冲器与比较器相连。该第二缓冲器也与一屏幕存储器相连，而该存储器再接至一显示装置。数据信号沿着第二数据传送路径从通用异步接收发送器被传送到显示装置。当一个“断”信号从主数据处理器传送时，比较器探测出，而比较器则导致触发器产生一个“断”信号。触发器的“断”侧与门电路相联。该门电路控制第一缓冲器的读出，而“断”信号则封闭此门。在这样的情形下，终端使用者可以判断出该“断”信号是虚假的，或开关触发器被错误地设定，或者由于某些原因，使用者必须是能传送数据。这时，在一实施例中，使用者可以按下终端键盘上的清理通信键。清理通信键使键盘发送信号到解码器，该解码器则向两个缓冲器发出清机信号和向开关触发器发出一重置信号。从而将缓冲器中可能存入的数据清去并置触发器于“接通”侧。在同一时刻，键盘向主数据处理器发送一“清求-接通信号”。如果主数据处理器选择肯定的答覆，则它会发出一“接通”信号，而这信号将被比较器探出，从而使开关触发器留在“接触”位置上。当门未被封闭时，即在“接通”状态下，键盘可以传送数据到主数据处理器。还有，系统拥有作为第二缓冲器的一部分的上和下阈电路，以使在第二缓冲器载有数据并趋于它最大容量时，发出一信号到主数据处理器请求一“断”信号。另一方面，如果第二缓冲器所载的数据低于下阀它将发送一信号到主数据处理器请求一个“接通”信号。

本发明的优点及目的在随伴附图的描述中会被更清楚地认识，该附图是本发明的方框示意图。

附图显示出主计算机11通过一双向通道13与一个通用异步接收发送器15相连。一主数据路径传送数据入通用异步接收发送器和一主数据路径传送数据出通用异步接收发送器。入通用异步接收发送器的主数据路径始于键盘17，该键盘有两个通道与多路调制器（MUX）19相连。第一通道21则是从MUX    19连至缓冲器23。

在较佳的实施例中，键盘17是一个由数字设备公司制造的LK201型，而MUX    19则是由西尼特公司（Signetics    Corporation）所制造的若干个LS    157而组成，缓冲器巧则是由TRW公司所制造的许多个TDC    1030所组成。应该知道缓冲器操作可以通过由键盘启动的固件未完成。

缓冲器23暂时储存由键盘17传送来的数据信息，并最后把这些数据信息根据发自与门25处于或不处于可传递一个时钟信号的状态，缓冲器23的输出被送至MUX    29并通过此而到达通用异步接收发送器15，加到主计算机11上。

第二传送线始于通用异步接收发送器15，而信号则由此传送到比较器31。在较佳的实施例中，比较器引由西尼特公司制造的多个LS85所组成。从通用异步接收发送器通过线33所传送的信号是编码信号，而比较器31则监视这些编码信号。如果那些编码信号代表“接通”或“开”状态，那么，比较器31将分别通过线35和37发送信号以转换触发器39为“接通”或“断开”状态。像较早时所叙述那样，当触发器39处于“断开”状态时，它将通过线27发出锁闭信号以锁闭信号以锁闭信号以锁闭与门25。

如果我们回过来再考虑发自通用异步接收发送器15的数据流量，会发现信息是通过比较器31，沿着线41而传送到缓冲器43的。缓冲器43暂时存储传送来信息，并由此，通过线45，连同其在线47所接收到的信号一起传送。在较佳的实施例中，缓冲器43是由TRW公司所制造的若干个TDC    1030所组成。在附图中，在附图中，设有画出时钟信号发生器。时钟信号设备在数据处理技术中已是众所周知的，故无需进一步讨论。在通道45上的输出信号传送到并幕存储器49（可能是一个一位图存储器），而信号则按照由线51传来的地址信号置于并幕存储器中。而地址信号设备也是众所周知的，所以这里无需对此作进一步的讨论。还有，并幕存储器通过通道53向显示装置55提供图像信息，这也是众所周知的。

（接下页）

缓冲器43设计成包括有上和下阈电路。当缓冲器43的负载到达一个超过预定阈时，上阈电路则在线57上发出输出信号。在线57上的输出信号被传送到编码器59。该编码器59从“断开”侧经线61发出一组信号到MUX29，并传送至主计算机。上述的此组信号是作为对主计算机的一个请求，这个请求是请主计算机停止向终端传送信息，即中止通过线33传送信号。如在缓冲器中的数据低于下阈值，缓冲器43则经线58传送一信号到编码器59的“请求接通”侧，应该注意，有一个单稳多谐振荡器63与MUX29相联，而单稳多谐振荡器63的输入信号是发自或门65的。或门65的输入信号是来自线57和线67。当上阈信号加于线57时，它也会被传送到或门65，并通过此使单稳多谐振荡器处于准稳态。由单稳多谐振荡器63的准稳端的输出信号经线69传输，使MUX29接收线61上的信号。如果单稳多谐振荡器63还未使MUX29达到要求的状态，那麽，自缓冲器23经通道71的信号便可通过MUX29。

当系统处于“断开”状态时，封闭与门25并停止从键盘17经通用异步接收发器15的数据传送线传送数据，使用者可判断“断开”信号或“断开”状态是虚假的。（这可能由多种条件而产生）。例如，低电压或信号线噪音可使触发器置于“断开”状态。又例如，由于部件的损坏，通用异步接收发送器15可能会误处理信号并使触发器39处于“断开”状态。此外，即使当实际上没有此需要时，阈电路也可能向主计算机11请求一个“断开”状态，以及由于许多原因，使用者可以判断“断开”状态并不是一个真实的状态。在这样的情形下，使用者可按下键盘17上的清理通信键73，或通过连串的按键产生一清理通信功能，这些按键使固件传送编码信号，完成清理通信功能。按键73后便将一组信号经通道75，通过MUX19。沿着通道77传送到译码器79。实际上，译码器79是用来解释许多来自键盘的信号，但为了目前讨论的目的，它将只解译一组信号。在一较佳的实施例中，译码器79是一个由英特尔公司（Intel    Corporation）所制造的2716    EPROM（电可编程序只读储存器）。从译码器输出的是一个沿着通道67传送并再沿通道81传到缓冲器23和43上的“清理”端。缓冲器23和43接收到的“清理”信号将清除可能还存有数据的缓冲器。与此同时，通道81上的“清理”信号则充作触发器39的一个重置信号。当线81上有“清理”信号时，触发器39转换至“接通”态。而当触发器39处于“接通”状时，线27上的封闭信号则被移去从而与门25打开以传送发自键盘17的数据。

与此同时，线67上的信号被传送到或门65，它的输出把单稳多谐振荡器63变换到准稳态。而当单稳多谐振荡器63处于准稳态时，在线69上发生一个信号使MUX29接收或是线61或线83上的信号。在这个例子中，线67上的信号将被传送到译码器59的“请求接通”端，从而线83上的一组信号将通过MUX29和UART15传送到计算机11。最后所述的信号组将在主计算机中译码码以显示由终端所要求的“接通”信号。如果主计算机选择肯定的回答，则“接通”信号将通过UART15而被传送到线33上。本系统除了重置缓冲器23、43和触发器39之外，还要请求“接通”信号，以便在莫明其妙地发生并不可能发生假信号时，发自主计算机的“接通”信号将会消除这种状态。

从以上的讨论看来，显然，本发明提供了探测发自主计算机的“接通”或“断开”信号的装备;提供了记忆主计算机所要求状态的装备;提供了在主计算机请求“断开”状态时能从键盘把传送路径封闭的装备;提供了如果在通到显示器的传送路径上的缓冲器过载时请求一个“断开”状态的装备;提供了如果在通到显示装置的传送路径的缓冲器低于下时请求一个“接通”信号的装备;提供了从键盘上进行清理通信装备，这个操作产生一信号以重置每一传送路径上的缓冲器和重置触发器（从而启开从键盘至主计算机的传送路径）并请求主计算机发出一个“接通”信号。进一步可以明白的是，本系统清理缓冲器23和43。以便当传送路径启开时，就缓冲器23而论。传送数据时不会有问题。而就缓冲器43而言，对于通过此以接收信息也不会有任何问题。此外，也可以明白，使用者可以推测缓冲器43的内容曾引起的虚假状态。

上面有关清理通信键的叙述和图，很明显地，清理通信作用。如这里所叙述那样。可以通过储存正确的指示数据于固件并从中演译而达成。例如，通过一连串的按键。这样的安排是包括在本发明的概念之中的。

Claims (9)

1、在一数据终端系统中，有一包括一输出部件存储器和一键盘部件的一数据输出部件，该数据终端是接收发自主数据处理器的数据信号并向主数据处理器发出数据信号，该主数据处理器把已编码的“接通”和“断开”信号传送到所说数据终端系统以控制所说数据终端系统以是否把信号传送到所说主数据处理器，一个装置交替地清理及封闭在所说数据终端系统和所说主数据处理器之间的通信路径，该系统的特征为所说装置包括：一用于把并联信号变换成串联信号和相反地把串联信号变换成并联信号的双向信号变换部件，所说双向信号变换部件被连接成以接收发自所说主数据处理器的信号并传送信号到所说主数据处理器，第一信号缓冲器部件，它根据“清理”信号，将存储于其中的信息清理，并与所说输出部件存储器相连，以将其中的信号传送至显示器件，用于显示；第一逻辑电路，它包括连接于所说双向信号变换部件和所说第一缓冲器部件的信号监视部件以传送信号到所说第一缓冲部件并监视所说信号以探测所说“接通”信号或“断开”信号的存在；连接于所说键盘的键盘电路部件；第二信号缓冲部件，它根据“清理”信号被清理并连接于所说键盘电路部件以接收发自所说键盘的信号并储存所说信号以备作进一步传送；第二逻辑电路，它与所说第一逻辑电路、所说第二缓冲器部件和所说双向信号变换部件相连，以选择地把数据信号通过所说双向信号变换部件而传送到所说主数据处理器；第三电路部件，它自所说键盘电路部件连至所说第一和第二缓冲器部件以及所说第一逻辑电路以便响应来自所说键盘电路部件的“清理通信”信号，所说第三电路部件把一“清理”信号传送到所说第一和第二缓冲器部件以清理所说缓冲器部并把一“重置”信号传送到所说第一辑电路以便在所说信号监视部件处于一“断开”状态时把所说信号监视部件重置于一“接通”状态。

2、在一数据终端系统中，根据权利要求1的一交替地清理和中断通信路径的装置，其特征为，所说第一逻辑电路包括比较器部件以探测所说“接通”信号的存在，或探测所说“断开”信号的存在。

3、在一数据终端系统中，根据权利要求2的一交替地清理和中断通信路径的装置，其特征为，所说信号监视部件包括一连接于所说比较器部件的双稳电路。

4、在一数据终端系统中，根据权利要求1的一交替地清理和中断通信路径的装置，其特征为，所说第二逻辑电路包括一与门，它有一连接于所说第二缓冲器部件的输出部件和一适于接收中断信号的输入部件以及另一连接于所说第一逻辑电路的输入部件以便当所说信号监视部件探测到一“断开”信号时从那里接收一封闭信号。

5、在一数据终端系统中，根据权利要求1的一交替地清理和封闭通信路径的装置，其特征为，所说键盘电路包括第一和第二信号路径和一与其连接的多路调制器，以及所说第二信号缓冲器部件通过所说多路调制器而连接于第一信号路径，而所说第三电路部件则通过所说多路调制器而连接于所说第二信号路径。

6、在一数据终端系统中，根据权利要求1的一交替地清理和封闭通信路径的装置，其特征为，所说第三电路部件包括一信号译码部件。

7、在一数据终端系统中，根据权利要求1的一交替地清理和封闭通信路径的装置，其特征为，所说第二逻辑电路包括一信号编码部件，以及在响应来自所说第三电路部件的信号时，所说译码部件则传送一请求到所说主数据处理器，请求所说主数据处理器产生一“接通”信号。

8、在一数据终端系统中，根据权利要求1的一交替地清理和封闭通信路径的装置，其特征为，所说第一信号缓冲器部件在所说的第一信号缓冲器部件中所储存的数据超过上阀值时产生一过载信号以及所说第二逻辑电路是用来响应并请求来自所说主数据处理器的一“断开”信号。

9、在一数据终端系统中，根据权利要求1的一交替地清理和封闭通信路径的装置，其特征为，所说第一信号缓冲器部件包括一部件，它在所说第一信号缓冲器部件中所储存的数据低于下阀值时产生一负载不足信号，以及所说第一号缓冲器部件被连接于所说第二逻辑电路以便把到达那里的所说负载不足信号传送于其中，从而使第二逻辑电路响应并请求来自所说主数据处理器的一“接通”信号。

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