CN2919710Y

CN2919710Y - 大动态扩频信号接收处理模块

Info

Publication number: CN2919710Y
Application number: CN 200620024709
Authority: CN
Inventors: 王振岭
Original assignee: CETC 54 Research Institute
Current assignee: CETC 54 Research Institute
Priority date: 2006-06-15
Filing date: 2006-06-15
Publication date: 2007-07-04
Anticipated expiration: 2016-06-15

Abstract

本实用新型公开了一种大动态扩频信号接收处理模块，它涉及通信测控领域里的大动态扩频信号接收处理装置。它由模数转换器、数字下变频器、可重置伪码发生器、并行相关积累器、接口控制器、控制及信号处理器、电源等部件组成。采用大规模可编程器件设计实现并行数字下变频器、可重置伪码发生器、并行相关积累器等部件，实现了大动态扩频信号的快速捕获接收处理。并且还具有捕获速度快、资源耗费少、成本低等特点，并且可以通过改变数字下变频器、可重置伪码发生器的设置可以用于不同扩频信号接收机。

Description

大动态扩频信号接收处理模块

技术领域

本实用新型涉及通信测控领域中的一种适用于大动态扩频信号接收模块，特别适用于具有低功耗、小型化的扩频信号快速接收处理需要的测控系统。

背景技术

目前在通信测控领域中的接收信号处理可以完成扩频测控信号接收处理的架构有下几种形式，但作为机载使用且具有大动态特殊要求的处理方法，在性能上均存在某种不足。

1)传统模拟接收处理电路配合简单的逻辑设计可以完成测控信号的接收，但对于越来越复杂、灵活的信号处理要求，以及灵活的数据信息解码功能要求而言，尤其是未采取适应大动态信号的处理方法，已经不再适合功能强大的机载接收设备的使用。

2)利用流行的可编程逻辑阵列(FPGA)+数字信号处理器(DSP)硬件体系，辅以固定数字频率综合器(DDS)硬件实现中频信号接收的硬件结构，可以通过时分扫频的方式，实现动态扩频信号的接收处理，但是由于越来越多的领域需要有快速捕获的使用要求，显然时分扫频模式浪费了大量时间，因而不能满足伪码及载波的快速捕获要求。

3)多路并行接收机的硬件构架辅以不同DDS中频下变频的体系也可以实现快速的大动态信号接收处理，但带来的缺点是设备体积较大，且成本成倍上升，难以满足小型化的使用要求。

4)在上述的数字信号处理构架上，采用快速傅里叶变换/反变换(FFT/IFFT)处理方法可以实现伪码的快速捕获，但需要耗费较大的逻辑资源，不利于低成本、小型化的设计要求。

发明内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种具有较小逻辑资源需求、信号捕获速度快、成本较低且易于实现的大动态扩频信号接收处理模块，并且本实用新型还具有灵活的伪码配置、编解码方案选择、硬件通用以及具备伪距测量功能等灵活全面的适应特点，可以实现通用扩频信号接收处理器。

本实用新型的目的是这样实现的：它包括模数转换器1、数字下变频器2-1至2-4、可重置伪码发生器3、并行相关积累器4-1至4-4、接口控制器5、控制及信号处理器6、电源7组成。其中模数转换器1入端口1外接中频接收信号IF、出端口2分别与数字下变频器2-1至2-4各入端口1并接；接口控制器5出端口6分别与数字下变频器2-1至2-4各入端口2并接；数字下变频器2-1至2-4各出端口3分别与并行相关积累器4-1至4-4各入端口2连接；可重置伪码发生器3出端口1分别与并行相关积累器4-1至4-4各入端口1并接、其入端口2与接口控制器5出端口7连接；接口控制器5入端口1、2、3、4分别于并行相关积累器4-1至4-4各入端口3连接、其出入端口5与控制及信号处理器6出入端口连接；电源7出端+V电压端与各部件相应电源端连接。

本实用新型数字下变频器2-1、2-2、2-3或2-4均由相位累加器8、正弦表存储器9、余弦表存储器10、乘法器11、乘法器12、滤波器13组成，其中相位累加器8的输入端1脚与接口控制器5控制输出端6连接，正弦表存储器9及余弦表存储器10各入端1脚分别与相位累加器8输出端3脚连接；乘法器11及乘法器12各入端1脚均与模数转换器1出端口2连接、各入端2脚分别与正弦表存储器9、余弦表存储器10各出端2脚连接、各出端3脚分别与滤波器13各入端1、2脚连接；滤波器13出端3脚与并行相关积累器4入端口2连接；相位累加器8、正弦表存储器9、余弦表存储器10、乘法器11、乘法器12、滤波器13各入端4脚与电源7出端+V电压端连接、各入端5脚接地端。

本实用新型可重置伪码发生器3由时钟产生器14、码发生器15、码发生器16、加法器17、延迟移位寄存器18组成，其中时钟产生器14出端3脚分别与码产生器15、码产生器16、延迟移位寄存器18各入端2脚并接；接口控制器5出端口7分别与码产生器15、码产生器16各入端1脚、延迟移位寄存器18入端7脚并接；码产生器15、码产生器16各出端3脚分别与加法器17各入端1、2脚连接；加法器17出端3脚与延迟移位寄存器18入端1脚连接；延迟移位寄存器18出端3、4、5、6脚分别与并行相关积累器4-1、4-2、4-3、4-4各入端口1连接；时钟产生器14、码发生器15、码发生器16、加法器17各入端4脚分别与电源7出端+V电压端连接、各入端5脚接地端；延迟移位寄存器18入端8脚与电源7出端+V电压端连接、入端9脚接地端。

本实用新型并行相关积累器4-1、4-2、4-3或4-4均由相关器19、相关器20、相关器21、积累器22、积累器23、积累器24组成，其中相关器19、相关器22、相关器20各入端1脚分别与可重置伪码发生器3出端口1并接、各入端2脚分别与数字下变频器2出端口3并接、各出端3脚分别与积累器22、积累器23、积累器24各入端1脚连接；积累器22、积累器23、积累器24各出端3脚分别与接口控制器5入端口连接；相关器19、相关器20、相关器21、积累器22、积累器23、积累器24各入端4脚分别与电源7出端+V电压端连接、各入端5脚接地端。

本实用新型相比背景技术有如下优点：

1.本实用新型采用可编程器件制作并行相关积累器4以及并行数字下变频器2，具有逻辑资源需求少、成本低、并具有小型化高集成度特点。

2.本实用新型采用并行相关积累器4以及并行数字下变频器2实现捕获处理，具有信号捕获速度快的特点。

3.本实用新型采用可重置伪码发生器3，使设计灵活性大，能够适应多种扩频信号接收处理的领域。

4.本实用新型采用全数字化电路设计，环境适应能力强，能够适应恶劣的环境温度使用要求。

附图说明

图1是本实用新型的原理方块图

图2是本实用新型的数字下变频器2的电原理图

图3是本实用新型的可重置伪码产生器3的电原理图

图4是本实用新型的并行相关积累器4的电原理图

具体实施方式

参照图1至图4，本实用新型由模数转换器1、数字下变频器2-1至2-4、可重置伪码发生器3、并行相关积累器4-1至4-4、接口控制器5、控制及信号处理器6、电源7组成。图1是本实用新型组成的原理方块图，实施例按图1连接线路。本实用新型模数转换器1的作用是对接收模拟中频信号进行数字化采样处理，完成到数字信号的转换，并将转换后的数字信号输入到数字下变频器2，实施例模数转换器1采用市售AD9059集成电路制作。

本实用新型数字下变频器2-1至2-4用于完成频率域多假设匹配下变频处理，处理结果输入到并行相关积累器4进行于本地参考码的相关处理。数字下变频器2-1、2-2、2-3或2-4每路均由相位累加器8、正弦表存储器9、余弦表存储器10、乘法器11、乘法器12、滤波器13组成，图2是本实用新型数字下变频器2-1、2-2、2-3或2-4的实施例电原理图，并且按图2连接线路。相位累加器8作用是根据控制信息产生下变频本振信号的相位数据，输入到正弦表存储器9、余弦表存储器10。正弦表存储器9、余弦表存储器10的作用是根据相位累加器8的数据产生互为正交的两路数字载波信号，并分别输入到乘法器11、乘法器12。乘法器11、乘法器12的作用是完成下变频器计算，并将结果输入给滤波器13。滤波器13的作用是滤除下变频数字信号的高频分量。实施例相位累加器8、正弦表存储器9、余弦表存储器10、乘法器11、乘法器12、滤波器13采用市售的一块可编程逻辑阵列FPGA器件制作。

本实用新型可重置伪码发生器3作用是产生多路本地参考伪码，并输入给并行相关积累器2-1至2-4，以进行接收信号的相关处理。可重置伪码发生器3由时钟产生器14、码发生器15、码发生器16、加法器17、延迟移位寄存器18组成，图3是是本实用新型可重置伪码发生器3的实施例电原理图，并且按图3连接线路。时钟产生器14的作用是为码发生器15、码发生器16、延迟移位寄存器18提供工作同步时钟。码发生器15、码发生器16的作用是各自产生一个伪码序列，并输入给加法器17。加法器17的作用是将两路伪码序列进行合成，并将合成的一路伪码输入至延迟移位寄存器18。延迟移位寄存器18的作用是根据需要将输入伪码序列进行多路延迟，并同时输入至并行相关积累器2-1至2-4。时钟产生器14、码发生器15、码发生器16、加法器17、延迟移位寄存器18采用市售的一块可编程逻辑阵列FPGA器件制作。

本实用新型并行相关积累器4-1至4-4作用是完成数字下变频信号与本地参考码序列的相关积累处理，并将处理结果输入至接口控制器5，进而由控制及信号处理器6进行处理。并行相关积累器4-1、4-2、4-3或4-4每路均由相关器19、相关器20、相关器21、积累器22、积累器23、积累器24组成，图4是是本实用新型并行相关积累器4的实施例电原理图，并且按图4连接线路。相关器19、相关器20、相关器21的作用均是完成数字下变频信号与相应的本地参考伪码进行相关计算，计算结果分别输入至积累器22、积累器23、积累器24。积累器22、积累器23、积累器24的作用是进行相关结果的定时积累计算，并将积累结果样本输入至接口控制器5。相关器19、相关器20、相关器21、积累器22、积累器23、积累器24采用市售的一块可编程逻辑阵列FPGA器件制作。

本实用新型接口控制器5的作用是辅助实现控制及信号处理器6与所有工作部件之间的信息交换功能，实施例采用市售的74LVC4245A型集成电路制作。控制及信号处理器6的作用是完成本实用新型的对外信息交换、控制、及数字信号处理工作，实施例采用市售的TMS320VC33型集成电路制作。本实用新型电源7的作用是提供各部件的工作电压，实施例通过外接电源提供，输入电压+V为+5V电压。

本实用新型的简要工作原理如下：接收信号经过模数转换器1后获得数字化接收信号，该信号经过数字下变频器2获得具有频率多假设并行匹配处理的四路接收信号，实现频率并行捕获，四路输出分别送给对应的并行相关积累器4；可重置伪码发生器3产生具有时延差的三路伪码信号，并同时送给四路并行相关积累器4，作为伪码捕获的本地参考信号；并行相关积累器4将接收信号和参考伪码进行伪码并行捕获处理，在控制及信号处理器6的调度下完成序贯于并行结合的接收捕获处理，四路并行相关积累器4与四路数字下变频器2形成两级伪码并行捕获，最终可任选一路数字下变频2和一路相关积累器4作为捕获后的跟踪处理支路。

本实用新型安装结构如下：把本实用新型图1至图4中除电源7外所有部件安装在一块长×宽为230×110毫米的印制板上，然后把印制板安装在长×宽×高为235×115×30毫米的插件盒内，插件盒前面板安装与电源7、接收信道设备以及与中心处理设备连接所需的电缆插座，组成本实用新型。

Claims

1.一种大动态扩频信号接收处理模块，包括模数转换器(1)、接口控制器(5)、控制及信号处理器(6)、电源(7)，其特征在于：还包括数字下变频器(2-1至2-4)、可重置伪码发生器(3)、并行相关积累器(4-1至4-4)，其中模数转换器(1)入端口1外接中频接收信号IF、出端口2分别与数字下变频器(2-1至2-4)各入端口1并接；接口控制器(5)出端口6分别与数字下变频器(2-1至2-4)各入端口2并接；数字下变频器(2-1至2-4)各出端口3分别与并行相关积累器(4-1至4-4)各入端口2连接；可重置伪码发生器(3)出端口1分别与并行相关积累器(4-1至4-4)各入端口1并接、其入端口2与接口控制器(5)出端口7连接；接口控制器(5)入端口1、2、3、4分别于并行相关积累器(4-1至4-4)各入端口3连接、其出入端口5与控制及信号处理器(6)出入端口连接；电源(7)出端+V电压端与各部件相应电源端连接。

2.根据权利要求1所述大动态扩频信号接收处理模块，其特征在于：数字下变频器(2-1)、(2-2)、(2-3)或(2-4)均由相位累加器(8)、正弦表存储器(9)、余弦表存储器(10)、乘法器(11)、乘法器(12)、滤波器(13)组成，其中相位累加器(8)的输入端1脚与接口控制器(5)控制输出端6连接，正弦表存储器(9)及余弦表存储器(10)各入端1脚分别与相位累加器(8)输出端3脚连接；乘法器(11)及乘法器(12)各入端1脚均与模数转换器(1)出端口2连接、各入端2脚分别与正弦表存储器(9)、余弦表存储器(10)各出端2脚连接、各出端3脚分别与滤波器(13)各入端1、2脚连接；滤波器(13)出端3脚与并行相关积累器(4)入端口2连接；相位累加器(8)、正弦表存储器(9)、余弦表存储器(10)、乘法器(11)、乘法器(12)、滤波器(13)各入端4脚与电源(7)出端+V电压端连接、各入端5脚接地端。

3.根据权利要求1或2所述的大动态扩频信号接收处理模块，其特征在于：可重置伪码发生器(3)由时钟产生器(14)、码发生器(15)、码发生器(16)、加法器(17)、延迟移位寄存器(18)组成，其中时钟产生器(14)出端3脚分别与码产生器(15)、码产生器(16)、延迟移位寄存器(18)各入端2脚并接；接口控制器(5)出端口7分别与码产生器(15)、码产生器(16)各入端1脚、延迟移位寄存器(18)入端7脚并接；码产生器(15)、码产生器(16)各出端3脚分别与加法器(17)各入端1、2脚连接；加法器(17)出端3脚与延迟移位寄存器(18)入端1脚连接；延迟移位寄存器(18)出端3、4、5、6脚分别与并行相关积累器(4-1)、(4-2)、(4-3)、(4-4)各入端口1连接；时钟产生器(14)、码发生器(15)、码发生器(16)、加法器(17)各入端4脚分别与电源(7)出端+V电压端连接、各入端5脚接地端；延迟移位寄存器(18)入端8脚与电源(7)出端+V电压端连接、入端9脚接地端。

4.根据权利要求3所述的大动态扩频信号接收处理模块，其特征在于：并行相关积累器(4-1)、(4-2)、(4-3)或(4-4)均由相关器(19)、相关器(20)、相关器(21)、积累器(22)、积累器(23)、积累器(24)组成，其中相关器(19)、相关器(22)、相关器(20)各入端1脚分别与可重置伪码发生器(3)出端口1并接、各入端2脚分别与数字下变频器(2)出端口3并接、各出端3脚分别与积累器(22)、积累器(23)、积累器(24)各入端1脚连接；积累器(22)、积累器(23)、积累器(24)各出端3脚分别与接口控制器(5)入端口连接；相关器(19)、相关器(20)、相关器(21)、积累器(22)、积累器(23)、积累器(24)各入端4脚分别与电源(7)出端+V电压端连接、各入端5脚接地端。