CN2912118Y

CN2912118Y - 多种定时信号综合选择器

Info

Publication number: CN2912118Y
Application number: CN 200620079012
Authority: CN
Inventors: 许林生
Original assignee: National Time Service Center of CAS
Current assignee: National Time Service Center of CAS
Priority date: 2006-05-19
Filing date: 2006-05-19
Publication date: 2007-06-13
Anticipated expiration: 2016-05-19

Abstract

一种多种定时信号综合选择器，它包括：数字分频器；对整机进行控制的单片计算机系统，该电路的输入端接数字分频器；逻辑接口控制电路，该电路的输入端接单片计算机系统；逻辑接口驱动电路，该电路的输入端接逻辑接口控制电路和单片计算机系统、输出端接数字分频器。本实用新型将BPC长波定时技术、GPS定时技术、工作钟房频标信号相结合构成定时信号综合选择器，定时信号为配有高稳晶振的各种类型定时设备提供精确的时间同步，以满足高精度时间用户的需要。本实用新型具有设计合理、抗震动和抗干扰能力强、能耗低、操作灵活简便等优点，可在各种类型定时接收机上推广使用。

Description

多种定时信号综合选择器

技术领域

本实用新型属于电子测量技术领域，具体涉及到多种定时信号综合选择器。

背景技术

我国的低频时码授时技术已广泛地应用在我国的电子政务、电子商务、铁路、国防等技术领域，国际上的低频时码授时技术同样也在美国、德国、英国、日本、俄罗斯等国家得到广泛应用。由于大城市存在各种电子干扰，工业干扰，噪声干扰，有些地区干扰非常严重，直接影响正常接收无线电时间信号。在能够接收BPC低频时码信号的情况下，直接从带有噪声干扰的信号中恢复调制信号也很困难。如果不加特殊处理信号的方法和手段，低频时码授时技术在大城市中的应用将受到限制。BPC长波定时接收机已成功的解决这类问题并申请了中国实用新型专利(专利申请号为200520078713.6)；GPS(全球定位系统)定时定位技术已非常成熟，并具有全天候、全方位、高精度、高效益等显著优点，目前已遍及国民经济各种部门，并已深入到人们的日常生活。目前还没有将BPC长波定时技术、GPS定时定位技术以及国家授时中心的钟房提供标准秒信号相结合的应用实例。

发明内容

本实用新型所要解决的技术问题在于为各种类型定时接收机提供一种设计合理、抗震动和抗干扰能力强、能耗低、操作灵活简便的多种定时信号综合选择器。

解决上述技术问题所采用的技术方案是它包括：数字分频器；对整机进行控制的单片计算机系统，该电路的输入端接数字分频器；逻辑接口控制电路，该电路的输入端接单片计算机系统；逻辑接口驱动电路，该电路的输入端接逻辑接口控制电路和单片计算机系统、输出端接数字分频器。

本实用新型的逻辑接口控制电路为：集成电路U8A的1脚接集成电路U5E的11脚和单片计算机系统、3脚接集成电路U8C的10脚，集成电路U5E的10脚接集成电路U8B的5脚，集成电路U8B的6脚接集成电路U8C的9脚，集成电路U8C的8脚接集成电路U8D的13脚，集成电路U8D的12脚接单片计算机系统、11脚接集成电路U5D的9脚，集成电路U5D的8脚接逻辑接口驱动电路，集成电路U5C的5脚接单片计算机系统和逻辑接口驱动电路、6脚接集成电路U7B的5脚，集成电路U7B的4脚接选择开关K1的1接线端、6脚接逻辑接口驱动电路。

本实用新型的逻辑接口驱动电路为：集成电路U7A的1脚接逻辑接口控制电路和单片计算机系统、2脚接逻辑接口控制电路、3脚接集成电路U6A的2脚，集成电路U6A的1脚接逻辑接口控制电路、3脚接集成电路U5A的1脚和集成电路U5B的3脚，集成电路U5A的2脚接数字分频器，集成电路U5B的4脚接数字分频器。

本实用新型将BPC长波定时技术、GPS定时技术、工作钟房频标信号相结合构成定时信号综合选择器，定时信号为配有高稳晶振的各种类型定时设备提供精确的时间同步，以满足高精度时间用户的需要。本实用新型具有设计合理、抗震动和抗干扰能力强、能耗低、操作灵活简便等优点，可在各种类型定时接收机上推广使用。

附图说明

图1是本实用新型的电气原理方框图。

图2是本实用新型一个实施例的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型进一步详细说明，但本实用新型不限于这些实施例。

图1是本实用新型的电气原理方框图，参见图1。在图1中，本实用新型是由数字分频器、单片计算机系统、逻辑接口控制电路、逻辑接口驱动电路连接构成。数字分频器的输出端接单片计算机系统，单片计算机系统的输出端接逻辑接口控制电路和逻辑接口驱动电路，逻辑接口电路的输出端接数字分频器。

在图2中，本实施例的数字分频由集成电路U2A、集成电路U2B、集成电路U3A、集成电路U3B、集成电路U4A、集成电路U4B连接构成，集成电路U2A、集成电路U2B、集成电路U3A、集成电路U3B、集成电路U4A、集成电路U4B的型号为74HC390。由高稳晶振输出频率1MHz信号从集成电路U2A的1脚输入，集成电路U2A的2脚接逻辑接口驱动电路、3脚接4脚、7脚接集成电路U2B的15脚。集成电路U2B的12脚接13脚、14脚接逻辑接口驱动电路、9脚接集成电路U3A的1脚。集成电路U3A的3脚接4脚、2脚接逻辑接口驱动电路、7脚接集成电路U3B的15脚。集成电路U3B的14脚接逻辑接口驱动电路、12脚接13脚、9脚接集成电路U4A的1脚。集成电路U4A的2脚接逻辑接口驱动电路、3脚接4脚、7脚接集成电路U4B的15脚。集成电路U4B的14脚接逻辑接口驱动电路、12脚接13脚、9脚接单片计算机系统。

本实施例的单片计算机系统由集成电路U1、R1、C1～C3、晶体振荡器JT连接构成，集成电路U1的型号为AT89C2051。集成电路U1的6脚接集成电路U4B的9脚、4脚和5脚接由C1和C2以及晶体振荡器JT连接的振荡电路、12脚接逻辑接口驱动电路、13脚和14脚接逻辑接口控制电路。

本实施例的逻辑接口控制电路由集成电路U5C、集成电路U5D、集成电路U5E、集成电路U7B、集成电路U8A、集成电路U8B、集成电路U8C、集成电路U8D、选择开关K1连接构成，集成电路U5C、集成电路U5D、集成电路U5E的型号为74HC14，集成电路U7B、集成电路U8A、集成电路U8B、集成电路U8C、集成电路U8D的型号为74HC00。BPC秒信号由集成电路U8A的2脚输入，GPS秒信号由集成电路U8B的4脚和选择开关K1的2接线端输入，钟房秒信号由选择开关K1的3接线端输入。集成电路U8A的1脚接集成电路U1的14脚和集成电路U5E的11脚、3脚接集成电路U8C的10脚。集成电路U5E的10脚接集成电路U8B的5脚。集成电路U8B的6脚接集成电路U8C的9脚。集成电路U8C的8脚接集成电路U8D的13脚。集成电路U8D的12脚接集成电路U1的13脚、11脚接集成电路U5D的9脚。集成电路U5D的8脚接逻辑接口驱动电路。集成电路U5C的5脚接集成电路U1的12脚和逻辑接口驱动电路、6脚接集成电路U7B的5脚。集成电路U7B的4脚接选择开关K1的1接线端、6脚接逻辑接口驱动电路。

本实施例的逻辑接口驱动电路由集成电路U5A、集成电路U5B、集成电路U6A、集成电路U7A连接构成，集成电路U5A、集成电路U5B的型号为74HC14，集成电路U6A的型号为74HC08，集成电路U7A的型号为74HC00。集成电路U7A的1脚接集成电路U5C的5脚和集成电路U1的12脚、2脚接集成电路U5D的8脚、3脚接集成电路U6A的2脚。集成电路U6A的1脚接集成电路U7B的6脚、3脚接集成电路U5A的1脚和集成电路U5B的3脚。集成电路U5A的2脚接集成电路U2A的2脚和集成电路U2B的14脚以及集成电路U3A的2脚。集成电路U5B的4脚接集成电路U3B的14脚和集成电路U4A的2脚以及集成电路U4B的14脚。

本实用新型的工作原理如下：

当选择BPC秒作为数字分频器的同步信号时，集成电路U1通过P1.2端口置高，集成电路U8A开门，同时集成电路U1的P1.2端口使集成电路U8B关闭来禁止GPS秒信号通过，接着集成电路U1的P1.1端口置高开通集成电路U8D并且集成电路U1的P1.0端口置高允许BPC秒同步信号通过。集成电路U1的P1.0端口控制集成电路U7B禁止钟房秒通过，集成电路U1的P1.0端口控制U7A允许BPC秒同步信号的上升沿经集成电路U6A输出通过集成电路U5A、集成电路U5B驱动，将数字分频器所有的CLR端清零，达到时间同步。集成电路U1的P1.0端口置低使集成电路U8D关闭来禁止同步信号通过，至次时间同步结束。

当选择GPS秒作为数字分频器的同步信号时，需要通过选择开关K1来确定GPS秒信号，集成电路U1通过P1.2端口置低，首先禁止BPC秒信号通过集成电路U8A，使集成电路U8A输出高电平，然后打开集成电路U8B门使GPS秒同步信号通过，接着集成电路U1的P1.1端口置高开通集成电路U8D并且集成电路U1的P1.0端口置高允许GPS秒同步信号通过。集成电路U1的P1.0端口控制集成电路U7B禁止钟房秒通过，集成电路U1的P1.0端口控制集成电路U7A允许GPS秒同步信号的上升沿经集成电路U6A输出，通过集成电路U5A、集成电路U5B驱动的上升沿将数字分频器所有的CLR端口清零，以达到时间同步的目的。集成电路U1的P1.0端口置低使集成电路U8D关闭来禁止同步信号通过，时间同步结束。

钟房秒信号、GPS秒信号的精度和长期稳定度相当高，利用它们在规定的时间内对数字分频器进行一次同步，这样可以克服高稳晶振的频率漂移所引起的误差。集成电路U1的P1.1端口置低，禁止同步信号通过集成电路U8D、集成电路U5D。集成电路U1的P1.0端口置低，允许GPS秒信号或钟房秒信号通过集成电路U7B并且禁止同步信号通过集成电路U7A。在规定的时间内对数字分频器进行一次同步完成后，集成电路U1的P1.0端口置高，关闭集成电路U7B。

时间同步结束后，由高稳晶振输出频率1MHz信号经数字分频器(除10⁶)产生的秒信号提供给集成电路U1的中断端INTO，1秒钟将产生一次中断，集成电路U1经过计算得到标准时间码，并由多种定时信号综合选择器输出标准的时间码。

Claims

1、一种多种定时信号综合选择器，其特征在于它包括：

数字分频器；

对整机进行控制的单片计算机系统，该电路的输入端接数字分频器；

逻辑接口控制电路，该电路的输入端接单片计算机系统；

逻辑接口驱动电路，该电路的输入端接逻辑接口控制电路和单片计算机系统、输出端接数字分频器。

2、按照权利要求1所述的一种多种定时信号综合选择器，其特征在于所说的逻辑接口控制电路为：集成电路U8A的1脚接集成电路U5E的11脚和单片计算机系统、3脚接集成电路U8C的10脚，集成电路U5E的10脚接集成电路U8B的5脚，集成电路U8B的6脚接集成电路U8C的9脚，集成电路U8C的8脚接集成电路U8D的13脚，集成电路U8D的12脚接单片计算机系统、11脚接集成电路U5D的9脚，集成电路U5D的8脚接逻辑接口驱动电路，集成电路U5C的5脚接单片计算机系统和逻辑接口驱动电路、6脚接集成电路U7B的5脚，集成电路U7B的4脚接选择开关K1的1接线端、6脚接逻辑接口驱动电路。

3、按照权利要求1所述的一种多种定时信号综合选择器，其特征在于所说的逻辑接口驱动电路为：集成电路U7A的1脚接逻辑接口控制电路和单片计算机系统、2脚接逻辑接口控制电路、3脚接集成电路U6A的2脚，集成电路U6A的1脚接逻辑接口控制电路、3脚接集成电路U5A的1脚和集成电路U5B的3脚，集成电路U5A的2脚接数字分频器，集成电路U5B的4脚接数字分频器。