CN2859607Y - 光栅编码器反馈信号计数装置 - Google Patents

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CN2859607Y CN 200620028130 CN200620028130U CN2859607Y CN 2859607 Y CN2859607 Y CN 2859607Y CN 200620028130 CN200620028130 CN 200620028130 CN 200620028130 U CN200620028130 U CN 200620028130U CN 2859607 Y CN2859607 Y CN 2859607Y
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刘廷霞
王伟国
姜润强
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Abstract

一种属于伺服控制技术领域的光栅编码器反馈信号计数装置，包括数字信号处理器，可编程逻辑器件，微控制器。数字信号处理器内计数器对光栅编码器输出的脉冲进行计数；通过可编程逻辑器件内部电路的控制，数字信号处理器将计数值传输给微控制器。本实用新型利用数字信号处理器对光栅编码器进行计数，计数精度高，对于分辨率为纳米级的光栅编码器，只有1～2个码值的误差，主要用于伺服系统的高精度控制。

Description

光栅编码器反馈信号计数装置
技术领域
本实用新型属于伺服控制技术领域，涉及一种位置和速度反馈元件的计数及读取装置。
背景技术
在高精度伺服控制系统中，通常要采用分辨率为纳米级的光栅编码器作为位置及速度反馈元件，而对于分辨率为纳米级的光栅编码器，利用D触发器和计数器组成的辩向计数电路很难实现对光栅的精确计数，即使最好的辩向计数电路，在静止时也有100多个码值的误差。
发明内容
本实用新型目的是提供一种光栅编码器反馈信号计数装置，利用数字信号处理器实现对高分辨率光栅编码器反馈信号的精确计数。
本实用新型包括数字信号处理器1，可编程逻辑器件2，微控制器3。所述可编程逻辑器件2内部结构包括DSP译码电路4，第一或非逻辑门5，锁存器6，三态门7，第二或非逻辑门8，微控制器译码电路9；数字信号处理器1的捕获单元与光栅编码器的正、反相脉冲输出端相连，对光栅编码器输出的脉冲进行计数；数字信号处理器1的地址线、读写信号线、数据总线分别与DSP译码电路4、第一或非逻辑门5、锁存器6相连；DSP译码电路4与第一或非逻辑门5相连，第一或非逻辑门5输出端与锁存器6相连；DSP译码电路4进行地址译码，根据译码地址和读写信号，第一或非逻辑门5输出逻辑控制信号，控制数字信号处理器1将计数值送到数据总线上，同时存到锁存器6中。微控制器3数据总线、读写信号线、地址总线分别与三态门7、第二或非逻辑门8、微控制器译码电路9相连，锁存器6与三态门7相连，微控制器译码电路9与第二或非逻辑门8相连，第二或非逻辑门8输出端与三态门7相连；微控制器译码电路9进行地址译码，根据译码地址和读写信号，第二或非逻辑门8输出逻辑控制信号打开三态门7，锁存器6里的计数值读入微控制器3。
有益效果：本实用新型利用数字信号处理器1对光栅编码器进行计数，计数精度高，对于分辨率为纳米级的光栅编码器，只有1～2个码值的误差。本实用新型主要用于伺服系统的高精度控制。
附图说明
图1为本实用新型结构示意图，也是摘要附图。图中1为数字信号处理器，2可编程逻辑器件，3微控制器，4为DSP译码电路，5第一或非逻辑门，6锁存器，7三态门，8第二或非逻辑门，9微控制器译码电路。
具体实施方式
本实用新型数字信号处理器1采用型号为TMS320F240，可编程逻辑器件2选用ALTERA公司的EPM7128，微控制器3选用PC104计算机。
光栅编码器的正、反相脉冲输出端与TMS320F240数字信号处理器1的QEP1和QEP2相连，TMS320F240数字信号处理器1的16位数据总线分配到锁存器6上，高2位地址总线A14，A15分配到DSP译码电路4上，TMS320F240数字信号处理器1的读写信号/IS和DSP译码电路4输出端与第一或非逻辑门5输入端相连，第一或非逻辑门5输出端与锁存器6相连；PC104计算机的16位数据线分配到三态门7上，8位地址线分配到PC104译码电路上，PC104计算机的读取信号/SIOR、PC104译码电路输出端与第二或非逻辑门8输入端相连。
本实用新型的工作过程：光栅编码器的正、反相脉冲信号输入到TMS320F240数字信号处理器的QEP1和QEP2，数字信号处理器内部有辩向电路和计数器，当编码器正转时计数器的计数值递加，当编码器反转时计数器的计数值递减。通过DSP译码电路4进行地址译码，并通过I/O读写信号/IS，数字信号处理器按800Hz的周期把计数器的计数值送到DSP数据总线上，同时存到锁存器里；通过PC104译码电路进行地址译码，并通过PC104的读取信号/SIOR，按800Hz的周期把锁存器里的计数值读入PC104。

Claims (3)

1、一种光栅编码器反馈信号计数装置，其特征在于包括数字信号处理器(1)，可编程逻辑器件(2)，微控制器(3)；所述可编程逻辑器件(2)内部结构包括DSP译码电路(4)，第一或非逻辑门(5)，锁存器(6)，三态门(7)，第二或非逻辑门(8)，微控制器译码电路(9)；数字信号处理器(1)的捕获单元与光栅编码器的正、反相脉冲输出端相连；数字信号处理器(1)的地址线、读写信号线、数据总线分别与DSP译码电路(4)、第一或非逻辑门(5)、锁存器(6)相连；DSP译码电路(4)与第一或非逻辑门(5)相连，第一或非逻辑门(5)输出端与锁存器(6)相连；微控制器(3)数据总线、读写信号线、地址总线分别与三态门(7)、第二或非逻辑门(8)、微控制器译码电路(9)相连，锁存器(6)与三态门(7)相连，微控制器译码电路(9)与第二或非逻辑门(8)相连，第二或非逻辑门(8)输出端与三态门(7)相连。
2、根据权利要求1所述的光栅编码器反馈信号计数装置，其特征在于数字信号处理器(1)采用型号为TMS320F240，可编程逻辑器件(2)选用ALTERA公司的EPM7128，微控制器(3)选用PC104计算机。
3、根据权利要求2所述的光栅编码器反馈信号计数装置，其特征在于光栅编码器的正、反相脉冲输出端与TMS320F240数字信号处理器的QEP1和QEP2相连；TMS320F240数字信号处理器的16位数据总线分配到锁存器上，高2位地址总线A14，A15分配到DSP译码电路上，TMS320F240数字信号处理器的读写信号/IS与第一或非逻辑门输入端相连；PC104计算机的16位数据线分配到三态门上，8位地址线分配到PC104译码电路上，PC104计算机的读取信号/SIOR、PC104译码电路输出端与第二或非逻辑门输入端相连。
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