CN2565085Y - 求逆计算装置及包含该装置的译码器 - Google Patents

Abstract

本实用新型公开一种求逆计算装置及包含该装置的译码器，所述求逆计算装置包括多个求平方装置和多个乘法装置，按数据流向分成多级处理装置，在每级处理装置内，求平方装置的输出信号接至乘法装置；第一级处理装置中求平方装置的输入数据即为待求逆的数据；第2级以后处理装置的求平方装置的输入数据为上一级处理装置中的求平方装置的输出数据，乘法装置的另一个输入乘数为上一级处理装置中的乘法装置的输出数据；最后级处理装置中的乘法装置的输出即为求逆计算所得的结果。由于每一级数据处理装置在同一时刻处理着不同的数据，从而实现了对串行数据进行连续不停的求逆。而且所用的电路装置的数量并不增加，设计简单。

Description

求逆计算装置及包含该装置的译码器

技术领域：

本实用新型涉及一种求逆计算装置及包含该装置的译码器。

背景技术：

求逆计算装置，或称求倒数计算装置，在各种电路中具有很广泛的用途。例如，在RS(255，239)(RS为Reed Solomon，里德-所罗门)译码器中就需要进行GF(256)(即256阶伽罗华域，Galois Field 256)上的求逆计算。

ITU-T G.975中规定，带外FEC(Forward Error Correction，前向纠错)芯片中采用RS(255，239)码进行编译码处理，提高系统通信可靠性。其中译码部分比较复杂，主要由五部分构成，如图1所示，其数据流以字节为单位，即8个位。其中的求错误值部分其计算公式如下： ${\hat{E}}_i=\frac{w\left({x_i}^{-1}\right)}{\mathrm{\σodd}\left({x_i}^{-1}\right)}=w\left({x_i}^{-1}\right)\frac{1}{\mathrm{\σodd}\left({x_i}^{-1}\right)}$

其中

是求错误值装置的输出数据，ω、σ_odd是来自上游电路的输入数据，x为自变量。从式中或见，在译码的求错误值部分中最关键的就是求倒数，即求逆。求逆在求错误值部分中的位置如图2所示。理论推导可以证明，对于GF(256)(即GF(2⁸))上的任一元素，下式成立：

      β^-1＝β²⁵⁴＝β²·β⁴·β⁸·β¹⁶·β³²·β⁶⁴·β¹²⁸也就是说，可将求逆运算转换成七次连乘，而其中的每一项乘数都可通过求平方得到。这样，GF(256)上的求逆运算就简化了，转化成了很容易用硬件实现的乘法和平方运算。

同理，对于GF(2ⁿ⁺¹)上的任一元素β，可将求逆运算转换成n次连乘，而其中的每一项乘数都可通过求平方得到。

图3所示即为目前已有的利用上述原理进行在GF(256)上求逆的方案。其逻辑实现大致如下：将待求逆数据送给寄存器R，求平方后将平方结果延迟两个时间单位(下简称“打两拍”，延迟一个时间单位称为“打一拍”)作为乘法的一个乘数，同时将其通过二选一多路器再求平方。这样连续求七次平方，平方结果都作为乘法的一个乘数。乘法的另一个乘数初值为1，其积通过二选一多路器送给乘法器再次作为它的另一个乘数，这样连续七次相乘，所求得的最后一个积就是输入数据的倒数，将其打一拍后输出。其中求平方为组合逻辑，而乘法的时延为两个时钟周期，都是定义域在GF(256)上的运算。

但该方案有如下缺点：

(1)应用有局限性，在求逆过程中只能一个一个求，求完一个才能求另一个，不能连续求逆。这样在时序紧张时难以采用；

(2)为解决缺点(1)，则需要采用并行求逆，但如果同样求8个数据的倒数，用该方案并行求逆所占的资源将非常多。因为该方案中用7个求平方电路和7个乘法器只能搭成1个单独的求逆电路，7路并行求逆就需要7个求逆电路，共需49个求平方电路和49个乘法器。

类似地，如果利用上述方案进行GF(2ⁿ⁺¹)上的求逆运算，每个单独的求逆电路就需要n个求平方电路和n个乘法器。若轮流求逆浪费时序，若m路并行求逆就需要m*n个求平方电路和m*n个乘法器，只要n大于2，就存在浪费资源的问题。

实用新型内容：

本实用新型的目的就是为了解决以上问题，提供一种求逆计算装置及包含该装置的译码器，在几乎不增加资源的情况下实现连续求逆，使求逆的速度大大提高，并进而使整个译码器的性能得以提高。

为实现上述目的，本实用新型提出一种求逆计算装置及包含该装置的译码器，用于进行2n+1阶有限域上的求逆计算并进而实现译码，其中n是大于1的自然数。

所述求逆计算装置包括n个求平方装置和n个乘法装置；其特征是：所述求平方装置、乘法装置按数据流向分成n级处理装置，在每级处理装置内，求平方装置的输出信号接至(包括直接相连，也包括通过其它中间装置间接相连，下同)乘法装置，作为其中的一个输入乘数；第一级处理装置中求平方装置的输入数据即为待求逆的数据，乘法装置的另一个输入乘数为“1”；第2至n级处理装置的求平方装置的输入数据为上一级处理装置中的求平方装置的输出数据，乘法装置的另一个输入乘数为上一级处理装置中的乘法装置的输出数据；第n级处理装置中的乘法装置的输出即为求逆计算所得的结果。

所述译码器的特征就在于其中的求错误值装置采用了上述进行2n+1阶有限域上的求逆计算装置。

由于采用了以上的方案，所述求平方装置、乘法装置按数据流向分成n级处理装置，任何一级(如X级)处理装置对数据进行处理后即把数据送到下一级(X+1级)，该级(X级)就可以接着处理下一个数据。这样就象流水线一样，每一级数据处理装置在同一时刻处理着不同的数据，从而实现了对串行数据进行连续不停的求逆，而不必象现有技术那样等到一个数据的求逆完成后才能处理下一个。而且所用的电路装置的数量并不增加，设计简单。

附图说明：

图1是一种典型的译码器结构框图。

图2是求逆电路在译码器中的位置示意图。

图3是现有技术求逆逻辑实现框图。

图4是本实用新型连续求逆实施例一的逻辑实现框图。

图5是本实用新型连续求逆实施例二的逻辑实现框图。

图6是乘法器逻辑框图。

图7是求平方的算法实现框图。

具体实施方式：

下面通过具体的实施例并结合附图对本实用新型作进一步详细的描述。

实施例一：见图4，所示为本实用新型采用现场可编程门阵列(FPGA)实现时的实施例的逻辑实现框图，它是采用类似流水线式的设计，具有多级处理装置，每一级处理装置就类似一级流水线。

第一级处理装置(一级流水线)：输入数据打一拍后求平方，平方结果打两拍后送给下一步求平方，同时作为第一个乘法器的乘数与1相乘，其积送给下一步的乘法器，作为其乘数。

二级处理装置：在进行第一次乘法运算的同时，对第一步送入的值求平方，平方结果打两拍后送给下一步求平方，同时作为第二个乘法器的被乘数，正好与该乘法器的乘数，即上一步乘法器的积同步，两者相乘的积打一拍送给下一步乘法器，作为其乘数。

……

七级处理装置：与前面步骤相同。

这样经过七级处理装置后，第七级乘法器的积就是输入数据的倒数。其逻辑框图如图4所示。其中求平方为组合逻辑，而乘法的时延为两个时钟周期，都是定义域在GF(256)上的运算。

图4中的“同步输入”也就是经过寄存器打一拍的意思，因为为了保持同步，外部信号在输入时都需要打一拍以与内部信号采用同一个时钟，即同步化。

其中在第一级处理装置中，求平方后打两拍从设计的重用性和简化性来考虑的，从图中也可以看出，这七步实现过程是完全相同的，那么在设计集成电路时只要设计一次，其它的就可以重复采用了。以上对于ASIC是同样的。

实施例二：图5所示为本实用新型采用专用集成电路(ASIC)实现时的实施例的逻辑实现框图。由于乘法在用ASIC实现时只需一拍，所以所有需要两个延迟寄存器的地方都只剩下一个延迟寄存器。

在上述两例中，乘法装置(乘法器)和求平方装置的电路可以采用同样的电路。图6是GF(256)上乘法器的逻辑框图，乘法器的乘数与被乘数都是8比特的，在GF(256)上进行相乘时，异或矩阵中以比特计算，最后得出的积仍是8比特的。

图7是GF(256)上求平方的逻辑框图，其中α是有限域上的本原域元素，b0、b1……b7是被求数σ展开后的多项式系数，即

σ＝b₇α⁷+b₆α⁶+b₅α⁵+b₄α⁴+b₃α³+b₂α²+b₁α¹+b₀  b_i∈GF(2)，i＝0，……7

b0’、b1’……b7’是求得的结果数σ²的多项式系数，即

σ²＝b₇’α⁷+b₆’α⁶+b₅’α⁵+b₄’α⁴+b₃’α³+b₂’α²+b₁’α¹+b₀’

与现有技术相比，本实施例的优点如下：

(1)时钟频率高。

(2)时延小，对多个数据求逆在速度与面积上都居优。用ASIC(专用集成电路，Application Specific Integrated Circuit)实现的话，乘法只需一拍，时延会更小。

(3)可连续求逆，如果时序紧张而资源较多时，也可以并行几路求逆。

本实用新型既可以用软件实现，也可以用硬件实现，用硬件实现时，可以用分立元件电路，也可以用集成电路芯片实现，用集成电路芯片实现时，既可以采用ASIC实现，也可以用FPGA(现场可编程门阵列)实现，这些都属于本实用新型的保护范围。

Claims (10)

1、一种求逆计算装置，用于进行2ⁿ⁺¹阶有限域上的求逆计算，其中n是大于1的自然数，它包括n个求平方装置和n个乘法装置；其特征是：

所述求平方装置、乘法装置按数据流向分成n级处理装置，在每级处理装置内，求平方装置的输出信号接至乘法装置，作为其中的一个输入乘数；

第一级处理装置中求平方装置的输入数据即为待求逆的数据，乘法装置的另一个输入乘数为“1”；

第2至n级处理装置的求平方装置的输入数据为上一级处理装置中的求平方装置的输出数据，乘法装置的另一个输入乘数为上一级处理装置中的乘法装置的输出数据；

第n级处理装置中的乘法装置的输出即为求逆计算所得的结果。

2、如权利要求1所述的求逆计算装置，其特征是：还包括延迟寄存装置，用于将存入的数据延迟一个时间单位后原样输出，在第2至n级处理装置内，求平方装置的输出信号经一个或两个延迟寄存装置后接至乘法装置。

3、如权利要求1所述的求逆计算装置，其特征是：还包括延迟寄存装置，用于将存入的数据延迟一个时间单位后原样输出，在第2至n级处理装置中，求平方装置的输入数据为上一级处理装置中的求平方装置的输出经过一个或两个延迟寄存装置后的输出数据。

4、如权利要求2或3所述的求逆计算装置，其特征是：在第一级处理装置中，求平方装置的输出信号经一个或两个延迟寄存装置后接至乘法装置，且输入数据经过一个延迟寄存装置接至求平方装置，输出数据经过一个延迟寄存装置后做为整个求逆计算装置的输出。

5、如权利要求4所述的求逆计算装置，其特征是：所述有限域为2⁸阶有限域，其它包括7个求平方装置、7个乘法装置和至少14或21个延迟寄存装置，构成7级处理装置。

6、一种包含如权利要求1所述的求逆计算装置的译码器，包括一个求错误值装置，所述求错误值装置又包括一个用于进行2ⁿ⁺¹阶有限域上的求逆计算装置，其中n是大于1的自然数，所述求逆计算装置包括n个求平方装置和n个乘法装置；其特征是：

所述求平方装置、乘法装置按数据流向分成n级处理装置，在每级处理装置内，求平方装置的输出信号接至乘法装置，作为其中的一个输入乘数；

第一级处理装置中求平方装置的输入数据即为待求逆的数据，乘法装置的另一个输入乘数为“1”；

第2至n级处理装置的求平方装置的输入数据为上一级处理装置中的求平方装置的输出数据，乘法装置的另一个输入乘数为上一级处理装置中的乘法装置的输出数据；

第n级处理装置中的乘法装置的输出即为求逆计算所得的结果。

7、如权利要求6所述的译码器，其特征是：还包括延迟寄存装置，用于将存入的数据延迟一个时间单位后原样输出，在第2至n级处理装置内，求平方装置的输出信号经一个或两个延迟寄存装置后接至乘法装置。

8、如权利要求6所述的译码器，其特征是：还包括延迟寄存装置，用于将存入的数据延迟一个时间单位后原样输出，在第2至n级处理装置中，求平方装置的输入数据为上一级处理装置中的求平方装置的输出经过一个或两个延迟寄存装置后的输出数据。

9、如权利要求7或8所述的译码器，其特征是：在第一级处理装置中，求平方装置的输出信号经一个或两个延迟寄存装置后接至乘法装置，且输入数据经过一个延迟寄存装置接至求平方装置，输出数据经过一个延迟寄存装置后做为整个求逆计算装置的输出。

10、如权利要求9所述的译码器，其特征是：所述译码器为RS(255，239)译码器，所述有限域为2⁸阶有限域，其它包括7个求平方装置、7个乘法装置和至少14或21个延迟寄存装置，构成7级处理装置。

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