CN2553460Y

CN2553460Y - 视频交通动态信息采集设备

Info

Publication number: CN2553460Y
Application number: CN 02271592
Authority: CN
Inventors: 刘建伟; 曹泉; 王钧生; 李峰
Original assignee: SHENZHEN HAGONGDA TRAFFIC ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: SHENZHEN HAGONGDA TRAFFIC ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2002-07-04
Filing date: 2002-07-04
Publication date: 2003-05-28
Anticipated expiration: 2012-07-04

Abstract

本实用新型涉及一种模块化的视频交通动态信息采集设备，本设备通过摄像机(101)获取被观测区域的图像，还包括与所述摄像机一一对应连接、用于对与之连接的摄像机所输出的视频图像进行实时处理以获得所需交通信息的多个视频图像实时处理器(102)；用于协调所述各个视频图像实时处理器的工作状态并存储所采集的交通信息的主控制器(104)；以及用于连接所述主控制器(104)与各个视频图像实时处理器(102)的总线背板，所述总线背板采用高速同步串行数据总线(103)，为主控制器与视频图像实时处理器之间的数据交换提供物理连接。本设备可以用于实时检测和传送车流量、车辆速度、占有率、车头时距等交通信息。

Description

视频交通动态信息采集设备

技术领域

本实用新型涉及利用DSP(Digital Signal Processing，即数字信号处理)和CPLD(复杂可编程逻辑器件)技术、图像处理技术、数据通信技术以及视频图像编解码技术而设计的一种视频交通动态信息采集设备，可用于对交通路口、路段、高速公路等道路的交通信息进行实时的数据采集，以实现对交通流的疏导与控制。

背景技术

现有的视频交通信息采集技术主要有以下两种：

一种是利用台式工业控制计算机作为图像处理机，用硬盘作为数据存储介质，采用基于PCI总线的图像采集卡作为图像数字化前端组成一个交通信息采集平台。以此技术为基础的平台只能实时地处理一路图像信号，对于由多台摄像机组成的交通信息采集体系结构，这种方式不能满足如此大规模系统集成的要求；

第二种是采用嵌入式计算机结构，用FLASH存储器作为存储介质，用专用的图像解码芯片作为图像数字化前端，以此构成信息采集平台，这种平台仍然采用了以通用CPU为基础的传统计算机体系结构，当需要实时处理多路视频信号时，为了解决系统总线对数据传输的瓶颈问题和在通用CPU指令集下完成图像信息处理功能，需要采用大量的现场可编程门阵列(FPGA)对数字图像进行预处理，当视频信号数量增加时，这种体系结构不堪重负。

实用新型内容

为了克服现有技术的上述缺陷，本实用新型提供一种视频交通动态信息采集设备，建立一个开放的、模块化的硬件体系结构，可根据实际需要安装图像处理模块的数量，并且保证信息采集的实时性。

本实用新型解决其技术问题所采用的技术方案是：构造一种视频交通动态信息采集设备，包括多个用于拍摄道路交通实时状态的摄像机，其特征在于，还包括与所述摄像机一一对应连接、用于对与之连接的摄像机所输出的视频图像进行实时处理以获得所需交通信息的多个视频图像实时处理器；用于协调所述各个视频图像实时处理器的工作状态并存储所采集的交通信息的主控制器；以及用于连接所述主控制器与各个视频图像实时处理器的总线背板，所述总线背板采用高速同步串行数据总线，为主控制器与视频图像实时处理器之间的数据交换提供物理连接。

在本实用新型所述的视频交通动态信息采集设备中，所述视频图像实时处理器包括与所述摄像机连接的第二视频解码器，用于对解码后的初始图像数据进行处理以得到所需交通信息的第二中央处理器，与所述第二中央处理器连接的数据存储器，以及与所述第二中央处理器连接用于输出所采集的交通信息的输出接口。其中，所述第二中央处理器采用高速的数字信号处理器，所述视频图像实时处理器中还包括用于存储所述图像解码器输出的初始图像数据的数字图像缓冲存储器，并采用一个由复杂可编程逻辑器件组成的地址译码、控制逻辑及数字视频存储控制逻辑电路作为数据接口和控制逻辑的执行器件，所述地址译码、控制逻辑及数字视频存储控制逻辑电路连接所述图像解码器、数字图像缓冲存储器及数据存储器，将所述高速的第二中央处理器与所述第二图像解码器及数字图像缓冲存储器在控制时序上分开。

在本实用新型所述的视频交通动态信息采集设备中，所述地址译码、控制逻辑及数字视频存储控制逻辑电路的内部包括抽样控制器、地址复位逻辑、地址生成器、时序匹配电路、地址总线切换开关以及数据总线切换开关，这些内部器件在所述第二视频解码器的控制下，可自动将捕获的初始图像数据存储到所述数字图像缓冲存储器中，然后在所述第二中央处理器的控制下将所述初始图像数据快速传送到所述数据存储器中。

在本实用新型所述的视频交通动态信息采集设备中，所述输出接口是高速同步串行总线接口，可用于连接所述高速同步串行总线以输出所采集的交通信息或者获取的数字视频图像，并实现对所述高速同步串行总线的驱动以及负载匹配。

在本实用新型所述的视频交通动态信息采集设备中，所述主控制器包括采用高速数字信号处理器的第一中央处理器；通过所述高速串行总线连接到所述视频图像实时处理器的高速同步串行总线接口；通过视频图像实时处理器上的控制开关与所述摄像机连接的第一视频解码器；与第一视频解码器和第一中央处理器的输出端连接、用于将所采集的交通信息叠加到当前图像上的数字视频叠加控制单元；以及与数字视频叠加控制单元的输出端连接的视频编码器；其中还采用一个与所述第一中央处理器连接、由复杂可编程逻辑器件组成地址译码及内部并行总线控制逻辑，将所述第一中央处理器与其它相对低速的单元隔离开。

在本实用新型所述的视频交通动态信息采集设备中，所述主控制器中相对高速的单元包括与所述第一中央处理器连接的系统存储器；所述主控制器中相对低速的单元包括：与所述地址译码及内部并行总线控制逻辑连接的系统引导FLASH存储器、大容量FLASH数据存储器、内部时钟与看门狗逻辑、系统内部配置结构检测逻辑、同步串行总线时分复用逻辑、以及多功能外部接口单元。

在本实用新型所述的视频交通动态信息采集设备中，所述多功能外部接口单元上接有系统状态指示逻辑，还可连接RS232接口收发器、RS485接口收发器、红外串行接口收发器、通用并行数据接口收发器中的任意一个或任意多个。

在本实用新型所述的视频交通动态信息采集设备中，所述数字视频叠加控制单元也采用复杂可编程逻辑器件来实现，其中，由与所述第一视频解码器连接的行坐标生成器、列坐标生成器产生当前图像点的坐标，并馈送到区域判定电路，由其将当前图像点的坐标与检测区域边界进行比较从而判定该图像点是否在检测区域之内，再根据判定结果将原数字视频信号或叠加了所采集信息的视频信号送入视频编码器，完成图像的叠加。

在本实用新型所述的视频交通动态信息采集设备中，所述高速同步串行数据总线利用帧同步传输协议，在所述主控制器与视频图像实时处理器之间实现控制指令与数据的双向传输，并利用同步串行总线时分复用逻辑和同步串行总线使能控制逻辑实现高速同步串行数据总线的时分复用。

本实用新型的设备可以实时地检测道路的交通状况。在安装和使用时，本设备不破坏路面，安装简便，能够实现大区域检测，维护费用低，并且能够根据使用的场合和摄像机的数量灵活配置系统的规模。本设备可以检测车流量、车辆速度、车辆长度分类、车道占有率、排队、延误、违章停车、超速等交通信息，并将这些信息实时传输到交通指挥中心以便于及时进行交通疏导，同时这些信息可以存入数据库，为交通规划和控制决策提供依据。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型视频交通动态信息采集设备的组成结构图；

图2是本实用新型中高速同步串行总线基本时序关系示意图；

图3是本实用新型中主控制器的组成结构图；

图4是本实用新型中数字视频叠加的原理图；

图5是本实用新型中视频图像实时处理器的组成结构图；

图6是本实用新型数字视频存储控制逻辑的示意图；

图7是在十字路口安装四个摄像机以组成交通动态信息采集设备的示意图；

图8是四通道视频交通动态信息采集设备的示意图。

图9是本实用新型中视频图像实时处理器主要功能部件的电路连接关系图；

图10是本实用新型中主控制器(104)的主要功能部件的电路连接关系图。

具体实施方式

基于开放性、模块化、视频处理的通道数量可以灵活配置的考虑，本实用新型的设备采用总线型拓扑结构，如图1所示，由设备的主控制器104作为控制节点，即作为设备的控制中心，将对应于每个视频通道的视频图像实时处理器102作为整个交通动态信息采集设备的基本采集单元，多个视频图像实时处理器通过高速同步串行数据总线103与主控制器相连接，由此建立一个分布式的、主从结构的信息采集设备。一个主控制器最多可以控制八个视频图像实时处理器，即可以处理八路视频信号。当实际的视频信号数量超过八个时，可以利用设备的外部串行接口RS232或RS485进行系统集成，这样可以组成大规模的、多点分布式信息采集体系。

一、高速串行同步总线

本实用新型视频交通动态信息采集设备的基础是高速同步串行总线103，该总线由6个信号线组成，其标识和定义如表1，基本时序关系如图2所示。该总线是设备的内部数据传输总线，其最大传输速率可以达到20Mbps。它以帧方式批量传输数据，启动总线操作之后，能够自动完成数据包的发送或接收，传输过程中不干扰CPU的工作。该总线兼容5V和3.3V工作电压，其总线驱动器的驱动能力至少可以达到12个标准TTL(Transistor-Transistor Logic，即晶体管-晶体管逻辑)负载。由于采用时分复用方式，该总线实际可以构成的规模还取决于主控制器104与视频图像实时处理器102之间所传递的数据块的长度和数据块的传输频度(每秒钟所传送数据包的数量)。对于总线而言，主控制器是一个时分复用控制器。典型系统是图1所示的一个实现8通道视频图像实时处理的结构。由此可以建立一个分布式的、主从结构的视频图像实时处理系统。采用多个主控制器还能够组建更大规模的多点分布式视频图像实时处理系统。

表1-高速同步串行总线的标识和定义

名称	标识	方向
名称	标识	方向	帧同步发送	FST	源输出
发送数据同步时钟	TSCK	源输出	帧同步发送	FST	源输出
发送数据同步时钟	TSCK	源输出	数据发送	Tx	源输出
帧同步接收	FSR	目的输入	数据发送	Tx	源输出
帧同步接收	FSR	目的输入	接收数据同步时钟	RSCK	目的输入
数据接收	Rx	目的输入	接收数据同步时钟	RSCK	目的输入

二、主控制器

本实用新型中，主控制器104的主要任务是通过同步串行总线控制、协调各个视频图像实时处理器102的工作状态、工作模式，整合、保存视频图像实时处理器提供的交通信息数据，完成车辆指示器与图像的叠加，并为交通信息检测的数据传输提供外部接口，其硬件结构如图3所示。所谓的车辆指示器是这样一种标示：以显著的颜色标示图像检测的区域，当没有车辆进入图像检测区域时，以一种颜色标示该区域(如黄色)；当车辆进入检测区域并且被探测到时，以另一种颜色标示该区域(如绿色)，以此来直观地表示检测的结果。

在图3中，第一中央处理器201采用速率达100MIPS的高性能数字信号处理器，例如采用美国得克萨斯仪器公司(TI)的TMS320VC54x系列芯片，它可以满足以下的要求：(1)、实现数字图像叠加所需要的快速运算；(2)、其高速运行的指令特性可以实现特定的高速同步串行数据总线协议，从而达到对1～8路视频图像实时处理器的实时控制。

第一DSP中央处理器201的主要任务是：

(1)、根据用户的设置和视频图像实时处理器102中检测区域的状态(有无车辆进入)，通过数字视频叠加控制单元205完成车辆指示器与图像的叠加；

(2)、分析用户命令，并根据命令控制视频图像实时处理器的工作；

(3)、获取视频图像实时处理器102所采集的交通信息；

(4)、向视频图像实时处理器102下载图像处理算法、摄像机计算参数配置等文件；

(5)、通过多功能接口单元203以及外部接口驱动器接收用户命令、发送计算结果等。

本实用新型中，第一视频解码器204采用BT835，BT835的图像源是通过视频图像实时处理器上的控制开关所选通的摄像机101的模拟信号。BT835将模拟视频信号转化为数字视频信号，数字视频信号经过数字视频叠加控制单元205的处理，将原数字视频信号与车辆指示器叠加、或者将原数字视频信号直接输出到视频编码器206，由视频编码器206将数字视频信号转化为模拟视频信号输出，再由相应的显示设备显示出来。

本实用新型中，系统存储器207采用静态随机存储器(SRAM)，其主要任务是存储系统工作中所需要的各种变量、参数等数据。

本实用新型中，高速同步串行总线接口218主要实现对总线的驱动以及负载匹配。同步串行总线时分复用逻辑218用于将总线按照设定的时分方案分配给多个视频图像实时处理器使用。

本实用新型中，系统引导FLASH存储器207用于存储主控制器的上电引导程序。大容量FLASH数据存储器208主要存储两种内容：一种是每个视频图像实时处理器的图像处理运算程序；另一种是对每个视频图像实时处理器的计算参数配置文件，当系统上电时，主控制器将这些内容传输给视频图像实时处理器，然后启动视频图像实时处理器的工作。

本实用新型中，系统内部配置结构检测逻辑216主要用于系统各个组成单元的自检。内部实时时钟与看门狗逻辑215用于监测主控制器的运行，当主控制器内部程序发生严重错误导致系统不能正常工作时，该部分逻辑将产生信号使系统重新进入上电启动过程。系统状态指示逻辑210根据自检结果或当前所进行的任务性质驱动LED灯以指示当前的工作状态。

本实用新型中，多功能外部接口单元203是一个单芯片结构，其内部有可编程的串行通信控制器、标准EPP、ECP并行接口、红外串行口控制器等单元。总线接口符合ISA标准。该单元主要为系统提供外部数据接口以设置系统的参数、获取系统的检测数据、或者进行大规模的系统集成。该单元通过配置不同的接口驱动器来选择多种电气标准，从图3中可以看出，多功能外部接口单元203连接了用于指示系统状态的系统状态指示逻辑210，用于连接外部接口的RS232接口收发器211、RS485接口收发器212、红外串行接口收发器213以及通用并行数据接口收发器214。实际应用时，可以根据不同的应用场合选择其中之一。

本实用新型中，地址译码及内部并行总线控制逻辑202采用复杂可编程逻辑器件(CPLD)实现。它决定了第一DSP中央处理器201外部各个逻辑单元的访问地址。它将第一DSP中央处理器201的高速总线与其他相对低速器件所需要的低速总线操作隔离，这些低速器件包括FLASH存储器、状态检测逻辑、实时时钟与看门狗逻辑、多功能外部接口单元等。

本实用新型中，数字视频叠加控制单元205也采用CPLD实现，该CPLD的内部逻辑结构如图4所示。根据使用者设定的检测区域，第一DSP中央处理器201计算出区域的边界并经叠加区域控制存储器406将该边界位置送给区域判定电路407作为基准；将来自第一视频解码器204的行同步、像素同步时钟分别馈送到行坐标生成器409和列坐标生成器408，这两个坐标生成器的输出送到区域判定电路407以确定当前图像点是否在检测区域之内。如果当前图像点在检测区域之内，则通过叠加控制信号控制数据选择开关405，将欲叠加的数据输出到视频图像编码器204，否则将当前图像点的原始数据输出到视频图像编码器204。所叠加的数据类型由第一DSP中央处理器201的控制指令确定，而叠加的数据来自与数字视频叠加控制单元205内部的数据生成器403。数据生成器403产生两种图像数据，即车辆未进入检测区域时的彩色图像数据和车辆进入检测区域时的彩色图像数据。为了实现控制与数据的同步，在数字视频叠加控制单元205的内部设计了数字同步信号再生器401，它所产生的信号协调视频编码器206的工作。当一帧图像处理结束后，通过复位控制逻辑404将行、列坐标生成器409、408复位到图像坐标系的原点以备开始下一帧的处理。

图10表示了本实用新型中主控制器(104)的主要部件的电气连接图。其中，第一视频解码器IC701将数字化后的视频图像信号、行场同步信号、像素同步信号送入可编程逻辑器件(CPLD)IC702中，在IC702内部，当前图像点的坐标与由第一中央处理器IC703所设定的检测区域边界比较，根据比较结果将原图像数据或者叠加的图像数据经过IC702送到图像编码器IC708中，IC708将数字图像转化为模拟视频图像输出。IC704作为同步串行总线的控制及驱动器直接与DSP中央处理器IC703连接。数据存储器IC705、大容量FLASH存储器IC706、系统引导FLASH存储器IC707通过DSP的地址和数据总线直接与中央处理器连接，这些存储器的高位地址由CPLD内部的地址扩展单元控制。多功能接口芯片IC709、实时时钟和看门狗芯片IC710通过CPLD内部的控制逻辑于中央处理器连接并实现对这些外部器件的控制。图10中，多功能接口芯片IC709中的异步串行接口控制逻辑的输出被标示为SP0、SP1，并行口输出被标示为PP0，它们可以通过相应的驱动器(图中没有画出)与外部设备实现数据通信。

三、视频图像实时处理器

本实用新型中，视频图像实时处理器102用于完成视频图像的数字化、数字图像处理、交通信息提取等功能，其结构如图5所示。图中的第二中央处理器301采用指令周期为10纳秒的数字信号处理器，例如采用美国得克萨斯仪器公司(TI)的TMS320VC54x系列芯片，由于其大部分指令是单周期的，而且具有适合于对大量数据进行运算的指令集和与之相适应的寻址方式，所以能够满足实时图像处理的要求。

本实用新型中，第二DSP中央处理器301的外围器件的接口及其控制由地址译码、控制逻辑及数字视频存储控制逻辑电路302实现，它也是一个复杂可编程逻辑器件(CPLD)，可采用美国Xilinx公司的XC95xx系列芯片。其主要任务是为视频图像实时处理器的各个单元分配访问地址；并实现数字图像缓冲存储器的时分复用，将高速运行的中央处理器与相对低速的其他逻辑部分分割，使整个视频处理器能协调工作，具体工作原理将在后面详细介绍。

本实用新型中，数据存储器303是第二DSP中央处理器301的外部数据存储空间。对于图像处理而言，由于所处理的数据量很大，需要比较大的数据存储空间，但是第二DSP中央处理器301外部可寻址的地址范围有限，所以在本实用新型中采用了存储器地址扩展逻辑306对第二DSP中央处理器的数据空间可寻址范围进行扩展。同时也利用该地址扩展逻辑扩展了部分程序存储空间。

本实用新型中，外部程序存储器304和扩展程序存储器305用于存储和运行第二DSP中央处理器301的某些外部处理子程序。外部程序存储器304中所运行的程序主要是视频图像实时处理器的初始化、自检、低速I/O访问等子程序，对实时性的要求较低；扩展程序存储器305中存储使用频率不高的某些特殊子程序，如远程通讯控制程序等，扩展程序存储器305中程序的运行速度低于外部程序存储器304中程序的运行速度，当调用扩展程序存储器305的程序时，需要使用远调用指令。

本实用新型中，第二视频解码器308采用BT835芯片，每个像素点的灰度用8位数字量表示，在输出某一点数字图像的同时，将输出该点的同步脉冲信号，利用这个同步脉冲可以控制数字图像缓冲存储器307的访问地址，从而在没有第二DSP中央处理器301干预的情况下将图像存储到数字图像缓冲存储器307中。

本实用新型中，状态指示单元309由几个LED组成。当视频图像实时处理器进行初始自检时，可以指示自检的结果；在正常工作时，根据主控制器的命令指示工作状态及命令运行结果。

本实用新型中，高速同步串行总线接口310用于实现对总线的驱动以及负载匹配。同步串行总线使能控制逻辑319在主控制器104的控制下，按照设定的时序开通同步总线驱动器，以实现总线的时分复用。

利用本实用新型的视频图像实时处理器所组成的多通道视频图像实时处理系统如图1所示，为了使本实用新型的视频图像实时处理器能适用于这种系统，上述视频图像实时处理器的高速同步串行总线接口310通过高速同步串行总线103与主控制器104连接，多个视频图像实时处理器102在主控制器104的指令下时分复用该总线。此总线用于传输图像处理的结果(例如车流量、车辆速度、车辆长度等交通信息)以及来自主控制器的视频实时处理器控制命令，并不用于实时传输数字图像。

图1中所示系统要解决的一个关键问题是在保证实时图像存储的同时能够完成对图像的实时运算与处理。本设计的解决方案是基于以下的事实和要求：

(1)、以30帧/秒(NTSC制)或25帧/秒(PAL制)的速率捕捉图像以满足系统检测精度所要求的时间分辨率；

(2)、同一帧图像的奇场和偶场图像之间具有很强的时间相关性和空间相关性；

(3)、尽可能减轻图像存储给第二DSP中央处理器带来的负担。

为此，本实用新型中采用了数字图像缓冲存储器307以及由复杂可编程逻辑器件302所实现的视频存储控制逻辑，将图像存储任务交给第二视频解码器308所驱动的专用电路完成，在图像进行存储操作时，不影响第二DSP中央处理器对已经捕获的图像进行运算。图6给出了这种设计的逻辑框图，其中虚线框内的抽样控制器311、地址复位逻辑312、地址生成器313、时序匹配电路314、地址总线切换开关315以及数据总线切换开关316是地址译码、控制逻辑及数字视频存储控制逻辑电路302中的不同功能单元。

在图6中，第二视频解码器308输出的行同步信号、场同步信号、像素同步时钟信号被送到抽样控制器311，抽样控制器选择有效的像素同步时钟并将其馈送到地址生成器313，地址生成器产生有效图像点在数字图像缓冲存储器307中的地址，该地址通过地址总线切换开关315连接到数字图像缓冲存储器。同时，行同步信号、场同步信号、像素同步时钟信号经过适当的逻辑产生数字图像缓冲存储器的写信号和片选信号，将所选择的有效初始图像数据存储到数字图像缓冲存储器中。当一个图像采样周期结束时，行同步信号、场同步信号经过地址复位逻辑312产生复位信号将地址生成器313复位，同时产生中断信号通知第二DSP中央处理器301。第二DSP中央处理器响应中断后，将切换地址总线切换开关315和数据总线选择开关316，接管数字图像缓冲存储器的访问权，将其中捕获的图像快速地传输到数据存储器303中，当传输结束时，第二DSP中央处理器释放数字图像缓冲存储器，将控制权交还给第二视频解码器308。第二视频解码器开始进行下一个采样周期。在进行下一个图像采样周期的同时，第二DSP中央处理器将对上一次采集的图像进行分析处理，从而获得所需要的信息。可见，本实用新型的视频图像实时处理器中，图像的处理过程与图像的捕获过程是独立的，图像的捕获过程给第二DSP中央处理器301带来的负担非常小。图中的时序匹配电路314用于补偿控制信号和数据信号的时延。

图9表示了本实用新型中视频图像实时处理器的主要部分的电路连接图。其中，IC1是第二解码芯片BT835，其控制信号、数据及行、场、像素同步信号被引入到复杂可编程逻辑器件(CPLD)IC2中，在IC2内部的逻辑控制下，将初始图像数据通过视频数据地址和数据总线存储到视频缓冲存储器IC4中。当数字图像存储完毕后，DSP中央处理器IC3通过CPLD接管视频地址和数据总线控制权，将初始图像数据快速存储到数据存储器IC5中，然后DSP将视频地址和数据总线的控制权交给解码器芯片IC1，开始存储下一幅图像。这时，DSP对存储到IC5中的数字图像进行处理，并将结果通过串行总线及其驱动器IC8发送到主控制器上。当系统进行自检、访问低速I/O器件时，调用存储在外部程序存储器IC6中的子程序；当对图像进行特殊处理时(比如在恶劣气候条件下的图像分析)，DSP将把存储在扩展程序存储器IC7中的子程序调入DSP的内存运行。

本设备可以实时地检测道路的交通状况。在安装和使用时，本设备不破坏路面，安装简便，能够实现大区域检测，维护费用低，并且能够根据使用的场合和摄像机的数量灵活配置系统的规模。本设备可以检测车流量、车辆速度、车辆长度、车道占有率、排队、延误、违章停车、超速、越线等交通信息，并将这些信息实时传输到交通指挥中心以便于及时进行交通疏导，同时这些信息可以存入数据库，为交通规划和控制决策提供依据。

对于一个典型的十字路口，可以安装4台摄像机，安装位置如图7所示。这时可以配置成由一个主控制器和4个视频图像实时处理器组成的典型应用系统，如图8所示。其中，每台摄像机101对应连接到一个视频图像实时处理器102上，设备的RS232接口与笔记本电脑106连接，设备的视频输出端口也通过视频接口设备105连接到笔记本电脑上，使用者可以通过笔记本电脑对设备的每个摄像机的检测区域、检测功能、检测参数进行设置，当所有的摄像机被设置完毕后，可以通过笔记本电脑发送的指令启动采集设备工作。断开RS232接口，设备便独立运行。所检测的数据存储到主控制器的FLASH存储器中，或者通过网络传送到交通指挥中心。

当对多个路口或路段进行交通信息采集时，可以在每个检测点安装这样的检测设备，多个设备通过网络连接到远程的交通指挥中心，由指挥中心的控制终端对每个系统、每个摄像机进行设置，并且可以将通过网络传输到指挥中心的数据进行存储、过滤、报警、发布，建立大范围的交通信息采集与控制系统。

Claims

1、一种视频交通动态信息采集设备，包括多个用于拍摄道路交通实时状态的摄像机(101)，其特征在于，还包括与所述摄像机一一对应连接、用于对与之连接的摄像机所输出的视频图像进行实时处理以获得所需交通信息的多个视频图像实时处理器(102)；用于协调所述各个视频图像实时处理器的工作状态并存储所采集的交通信息的主控制器(104)；以及用于连接所述主控制器(104)与各个视频图像实时处理器(102)的总线背板，所述总线背板采用高速同步串行数据总线(103)，为主控制器与视频图像实时处理器之间的数据交换提供物理连接。

2、根据权利要求1所述的视频交通动态信息采集设备，其特征在于，所述视频图像实时处理器(102)包括与所述摄像机(101)连接的第二视频解码器(308)、用于对解码后的初始图像数据进行处理以得到所需交通信息的第二中央处理器(301)、与所述第二中央处理器连接的数据存储器(303)，以及与所述第二中央处理器连接用于输出所采集的交通信息及数字视频图像的输出接口(310)，其中，所述第二中央处理器采用高速的数字信号处理器，所述视频图像实时处理器中还包括用于存储所述图像解码器(308)输出的初始图像数据的数字图像缓冲存储器(307)，并采用一个由复杂可编程逻辑器件组成的地址译码、控制逻辑及数字视频存储控制逻辑电路(302)作为接口与控制逻辑的执行器件，所述地址译码、控制逻辑及数字视频存储控制逻辑电路(302)连接所述图像解码器(308)、数字图像缓冲存储器(307)及数据存储器(303)，将所述高速的第二中央处理器(301)与所述第二图像解码器(308)及数字图像缓冲存储器(307)在控制时序上分开。

3、根据权利要求2所述的视频交通动态信息采集设备，其特征在于，所述地址译码、控制逻辑及数字视频存储控制逻辑电路(302)的内部包括抽样控制器(311)、地址复位逻辑(312)、地址生成器(313)、时序匹配电路(314)、地址总线切换开关(315)以及数据总线切换开关(316)，这些内部器件在所述第二视频解码器(308)的控制下，可自动将捕获的初始图像数据存储到所述数字图像缓冲存储器(307)中，然后在所述第二中央处理器(301)的控制下将所述初始图像数据快速传送到所述数据存储器(303)中。

4、根据权利要求3所述的视频交通动态信息采集设备，其特征在于，所述输出接(310)是高速同步串行总线接口，可用于连接所述高速同步串行总线(103)以输出所采集的交通信息，并实现对所述高速同步串行总线的驱动以及负载匹配。

5、根据权利要求1所述的视频交通动态信息采集设备，其特征在于，所述主控制器(104)包括采用高速数字信号处理器的第一中央处理器(201)；通过所述高速串行总线(103)连接到所述视频图像实时处理器(102)的高速同步串行总线接口(218)；通过视频图像实时处理器上的控制开关与所述摄像机(101)连接的第一视频解码器(204)；与第一视频解码器(204)和第一中央处理器(201)的输出端连接、用于将所采集的交通信息叠加到当前图像上的数字视频叠加控制单元(205)；以及与数字视频叠加控制单元(205)的输出端连接的视频编码器(206)；其中还采用一个与所述第一中央处理器(201)连接、由复杂可编程逻辑器件组成地址译码及内部并行总线控制逻辑(202)，将所述第一中央处理器(201)与其它相对低速的单元隔离开。

6、根据权利要求5所述的视频交通动态信息采集设备，其特征在于，所述主控制器(104)中相对高速的单元包括与所述第一中央处理器连接的系统存储器(207)；所述主控制器(104)中相对低速的单元包括：与所述地址译码及内部并行总线控制逻辑(202)连接的系统引导FLASH存储器(208)、大容量FLASH数据存储器(209)、内部时钟与看门狗逻辑(215)、系统内部配置结构检测逻辑(216)、同步串行总线时分复用逻辑(217)、以及多功能外部接口单元(203)。

7、根据权利要求6所述的视频交通动态信息采集设备，其特征在于，所述多功能外部接口单元(203)上接有系统状态指示逻辑(210)，还可连接RS232接口收发器(211)、RS485接口收发器(212)、红外串行接口收发器(213)、通用并行数据接口收发器(214)中的任意一个或任意多个。

8、根据权利要求5所述的视频交通动态信息采集设备，其特征在于，所述数字视频叠加控制单元(205)也采用复杂可编程逻辑器件来实现，其中，由与所述第一视频解码器(204)连接的行坐标生成器(409)、列坐标生成器(408)产生当前图像点的坐标，并馈送到区域判定电路(407)，由其将当前图像点的坐标与检测区域边界进行比较从而判定该图像点是否在检测区域之内，再根据判定结果将原数字视频信号或叠加了所采集信息的视频信号送入视频编码器(206)，完成图像的叠加。

9、根据权利要求1所述的视频交通动态信息采集设备，其特征在于，所述高速同步串行数据总线(103)利用帧同步传输协议，在所述主控制器(104)与视频图像实时处理器之间实现控制指令与数据的双向传输，并利用同步串行总线时分复用逻辑(217)和同步串行总线使能控制逻辑(319)实现高速同步串行数据总线(103)的时分复用。