CN2462618Y - 一种扩跳频信号调制解调器 - Google Patents

Abstract

本实用新型公开了一种扩跳频信号调制解调器,它由直接序列扩频码产生器、直接序列扩频调制器、跳频信号产生器、同步与解调器、FSK调制器、上下变频器、正交采样器、振荡器等部件组成。采用扩跳结合(FH/DS)混合扩频技术原理实现扩跳频信号的调制与解调器。它比单一的扩频或跳频处理增益更高、抗干扰性更强,保密性更好,还有具有集成化程度高、体积小、成本低廉,易生产调试等特点,适合无线电工程中通信数据的抗干扰及保密传输。

Description

一种扩跳频信号调制解调器

本实用新型涉及一种无线电通信领域中的扩跳频信号调制解调器，特别适用于无线电通信中的数据抗干扰及保密传输。

目前在无线电传输常用的数字通信系统中一般无抗干扰措施或具有一定的抗干扰能力，但抗干扰能力不够强。在通信中为提高抗干扰能力常采用直接序列扩频(DS-SS)或跳频(FH)技术。直接序列扩频技术具有抗干扰性能好、保密性能好和抗多径能力，但存在“远近”效应，另外高处理增益时收发信机结构复杂、成本高。跳频技术具有抗干扰性能好等优点，但跳频频率数不易太多，无法得到高性能的设备。以上不论是直接序列扩频技术还是跳频技术，其单一的处理增益不够高，单一的抗干扰性能总的来说不够强。

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种扩跳结合(FH/DS)混合扩频技术的扩跳频信号调制解调器，本实用新型比单一的扩频或单一的跳频技术的处理增益更高，抗干扰性能更强、保密性更好，还具有集成化程度高，一致性好及性能可靠，生产调试简易，成本低廉等特点。

本实用新型的目的是这样实现的：它由晶体振荡器1、直接序列扩频码产生器2、跳频信号产生器3、频率综合器4、FSK调制器5、直接序列扩频调制器6、上变频器7、接收跳频信号产生器8、下变频器9、正交采样器10、同步与解调器11、电源12组成。其中晶体振荡器1出端口1与直接序列扩频码产生器2入端口1连接、出端口2与同步与解调器11入端口2连接；调制数据入端A与FSK调制器5入端口1连接，直接序列扩频码产生器2出端口2与直接序列扩频调制器6入端口2连接、出端口3与跳频信号产生器3入端口1连接；FSK调制器5出端口2与直接序列扩频调制器6入端口1连接；直接序列扩频调制器6出端口3与上变频器7入端口1连接，频率综合器4出端口1与跳频信号产生器3入端口2连接、出端口2与接收跳频信号产生器8入端口1连接；跳频信号产生器3出端口3与上变频器7入端口2连接，上变频器7出端口3与调制输出端口C连接，扩跳频信号输入端口B与下变频器9入端口1连接，下变频器9出端口3串接正交采样器10后与同步与解调器11入端口1连接，同步与解调器11出端口3与接收跳频信号产生器8入端口2连接、出端口4与解调数据输出端口D连接；接收跳频信号产生器8出端口3与下变频器9入端口2连接，电源12出端+V电压端与各部件相应电源端并接。

本实用新型的目的还可以通过以下措施达到：

本实用新型跳频信号产生器3或接收跳频信号产生器8由存储器13、可编程器14、锁存器15至18、直接数字合成器19组成，其中存储器13入端1至8脚通过8根地址总线与可编程器14出端1至8脚连接、出端9至16脚通过8根数据总线与可编程器14入端11至18脚连接，入端21脚与电源12出端+V电压端连接、入端31脚与地端连接；可编程器14入端19脚、20脚分别与同步与解调器11出端口3、直接序列扩频码产生器2出端口3连接、入端21和22脚与电源12出端+V电压端连接、入端31和32脚与地端连接、出端23至30脚通过8根数据总线与锁存器17入端1至8脚连接、出端37至44脚通过8根数据总线与锁存器16入端1至8脚连接、出端45至52脚通过8根数据总线与锁存器15入端1至8脚连接、出端77至84脚通过8根数据总线与锁存器18入端1至8脚连接；锁存器15至18各出端11至18脚分别通过8根数据总线与直接数字合成器19入端1至8脚、9至16脚、17至24脚及25至32脚连接、各入端21脚分别与电源12出端+V电压端连接、各入端31脚分别与地端并接；直接数字合成器19入端42脚与频率综合器4出端口1或出端口12连接、出端41脚与上变频器7入端口2或下变频器9入端口2连接、入端43脚与电源12出端+V电压端连接、入端45脚与地端连接。

本实用新型同步与解调器11由缓冲器20、可编程器21、22、存储器23、24、程序存储器25至28组成，其中缓冲器20入端3至6脚与正交采样器10出端口1至出端口4连接、出端7至10脚与可编程器21入端1至4脚连接、入端23脚与电源12出端+V电压端连接、入端25脚接地端；可编程器21入端50至55脚与程序存储器25出端1至5脚连接、入端50至53脚与程序存储器26出端1、4、5脚并接、入端56、57、58脚与程序存储器26出端1、2、3脚连接、出端101至130脚与可编程器22入端1至30脚连接、出端131脚与解调数据输出端口D连接、入端5脚与晶体振荡器1出端口2连接、出端132脚与接收跳频信号产生器8入端口2连接、入端133脚与电源12出端+V电压端连接、入端135脚与地端连接；可编程器22入端51至54脚与程序存储器27出端1至4脚连接、入端56至58脚与程序存储器28出端1至3脚连接、出端101至130脚分别与存储器23、24入端1至30脚并接、入端133脚与电源12出端+V电压端连接、入端135脚与地端连接；存储器23、24各入端33脚与电源12出端+V电压端并接、各入端35脚与地端并接；程序存储器25至28各入端8脚与电源12出端+V电压端并接、各入端9脚与地端并接。

本实用新型相比背景技术有如下优点：

1．本实用新型采用跳频信号产生器3和直接序列扩频码产生器2使调制数据在上变频7中完成扩跳频信号的调制。采用接收跳频信号产生器8和同步与解调器11完成输入的扩跳频信号的解调，因此它比单一的扩频或单一的跳频调制解调技术的处理增益更高，抗干扰性能更强，保密性能更好，能大大的提高系统接收信号的性能指标，满足通信要求。

2．本实用新型制作均采用大规模集成电路，因此电路集成化程度高，产品的一致性好及性能可靠，生产调试简易、成本低廉。

3．本实用新型体积小，电路结构简单，具有普及推广应用价值。

以下结合附图和实施例对本实用新型作进一步详细描述。

图1是本实用新型原理方框图。

图2是本实用新型跳频信号产生器3或接收跳频信号产生器8的电原理图。

图3是本实用新型同步与解调器11的电原理图。

参照图1至图3，本实用新型由晶体振荡器1、直接序列扩频码产生器2、跳频信号产生器3、频率综合器4、FSK调制器5、直接序列扩频调制器6、上变频器7、接收跳频信号产生器8、下变频器9、正交采样器10、同步与解调器11、电源12组成。其中晶体振荡器1的出端口11与直接序列扩频码产生器2的入端口11连接、出端口2与同步与解调器11的入端口2连接。晶体振荡器1作用是提供直接序列扩频码产生器2和同步与解调器11一个固定频率参考信号，实施例晶体振荡器1输出20.6MHz的TTL方波信号，采用市售的普通集成晶体振荡器制作。直接序列扩频码产生器2作用是首先对晶体振荡器1输入的频率信号进行分频，得到161.28kHz的时钟信号。然后由该时钟信号推动m序列发生器产生63位m序列扩频码信号，把产生的63位m序列扩频码信号一路由其出端口2输入直接序列扩频调制器6的入端口2，另一路由其出端口13输入跳频信号产生器3的入端口1，实施例直接序列扩频码产生器2采用市售MAX9320型逻辑电路集成块制作。

由外接发送数据端输入的调制数据信号由入端口A输入FSK调制器5的入端口1,FSK调制器5为普通的二进制频移键控调制器，它的输出频率随二进制码数而变化，输出的2个二进制码频率载波信号分别为60.008MHz和59.992MHz，由其出端口12输入直接序列扩频调制器6的入端口1，实施例FSK调制器5采用常用的通用电路集成块自制而成。直接序列扩频调制器6其作用完成由直接序列扩频码产生器2输入的m序列扩频码和FSK调制器5输入的FSK载波信号相乘，从而实现了对载波的直接序列扩频，经直接序列扩频的信号由其出端口3输入上变频器7的入端口1进行混频，实施例直接序列扩频调制器6采用市售SBL-1型混频集成芯片制作。

本实用新型频率综合器4其作用为跳频信号产生器3和接收跳频信号产生器8提供钟源，实施例它是一个输出频率为1600MHz的锁相环频率综合器，采用市售通用的频率综合器制作，输出频率钟源由其出端口1及出端口2分别输入跳频信号产生器3的入端口2及接收跳频信号产生器8的入端口1。跳频信号产生器3作用是在直接序列扩频码产生器2输入的直接序列(即m序列)扩频码控制下产生输出控制信号由其出端口3输入上变频器7的入端口2。接收跳频信号产生器8作用是在同步与解调器11输入的控制信号下产生输出控制信号由其出端口3输入下变频器9的入端口2。本实用新型跳频信号产生器3或接收跳频信号产生器8由存储器13、可编程器14、锁存器15至18、直接数字合成器19组成。图2是它实施例的电原理接线图，并按其连接线路。实施例存储器13作用是存储跳频频率控制字。可编程器14作用是控制跳频产生的时序信号，并通过锁存器15至18驱动后控制直接数字合成器19输出跳频信号。锁存器15至18作用是对可编程器14产生的控制跳频时序信号进行驱动后输入直接数字合成器19。直接数字合成器19作用是根据输入的控制跳频时序信号产生对应的跳频频率信号。本实用新型输出的跳频频率范围为364至396MHz、跳速为2560跳/秒、共120个跳频频率点。实施例存储器13采用市售NM27C32型集成芯片制作，可编程器14采用市售MAX9320型可编程逻辑芯片制作，锁存器15至18采用市售74HC573型锁存器芯片制作，直接数字合成器19采用市售ADS-431-403AE型集成组件制作。

本实用新型上变频器7作用是将直接序列扩频调制器6输入的载波直接序列扩频信号和由跳频信号产生器3输入的跳频信号进行相乘，输出扩跳结合的调制上变频扩跳信号，由其出端口3输入调制出端口C，出端口C外接收发信机将通信信号进行发送。

接收的扩跳频信号接入端B后输入下变频器9的入端口1，下变频器9的作用是将输入的扩跳频信号和接收跳频信号产生器8输入的本地跳频信号进行混频，经混频滤波后由其出端口3输出一个10.7MHz的直接序列扩频信号输入正交采样器10的入端口1，实施例上变频器7和下变频器9均采用市售的SBL-1型混频集成芯片制作。

正交采样器10作用是把下变频器9输入的10.7MHz中频信号进行正交零中频采样，输出一个1比特的量化信号由其出端口2输入同步与解调器11的入端口1，实施例正交采样器10采用普通电路集成芯片自制而成。

本实用新型同步与解调器11作用是完成对扩跳信号的捕获跟踪和数据解调，它由缓冲器20、可编程器21、22、存储器23、24、程序存储器25至28组成，图3是本实用新型同步与解调器11实施例的电原理接线图，并按其连接线路。实施例同步与解调器11中的缓冲器20作用是对正交采样器10输入的正交采样信号进行隔离和驱动。经隔离和驱动后输入可编程器21、22。可编程器21、22作用是完成对扩跳频信号的捕获同步和解调，输出扩跳频解调数据信号，输入解调数据出端口D，解调数据出端口D外接收发信机信号终端，完成通信信号的接收。存储器23、24作用是完成存储可编程器21、22在同步与解调过程中的中间数据。程序存储器25至28作用是完成存储可编程器21、22在同步与解调中所需的配置文件。实施例缓冲器20采用市售74HC245型集成芯片制作。可编程器21、22采用市售FLEX10K100型可编程逻辑芯片制作。存储器23、24采用市售628256型存储集成芯片制作。程序存储器25至28采用市售EPC1型程序存储集成芯片制作。

本实用新型电源12提供各级部件工作使用的直流电源，实施例采用通用的直流稳压电源线路自制而成，其输出+V端电压为+5V电压。

本实用新型简要工作原理如下：需发送的数据信号由入端A输入FSK调制器5调制输出中频60MHz的载频FSK信号输入直接序列扩频调制器6。直接序列扩频码产生器2产生的直接m序列扩频码也输入直接序列扩频调制器6，直接序列扩频调制器6把FSK载频信号和m序列扩频码相乘完成直接序列扩频。跳频信号产生器3在直接序列扩频码产生器2输出的时序控制下产生用于跳频的本振信号。上变频器7把跳频信号产生器3产生的跳频本振信号与直接序列扩频调制器6输入的直接序列扩频相乘完成扩频信号的形成，并输出扩跳结合的调制上变频扩跳信号，由调制出端口C输出到外接收发信机完成扩跳通信数据信号的发送。

接收的扩跳信号由扩跳信号入端B输入下变频器9，扩跳信号的解调分二步，即捕获和跟踪。捕获时，同步与解调器11控制接收跳频信号产生器8输出一个固定的本地跳频频率信号输入下变频器9。下变频器9将输入的接收扩跳频信号与本地跳频信号进行混频，输出一个直接序列扩频信号输入正交采样器10，经正交采样后的信号输入同步与解调器11进行相关匹配滤波，得到相关峰，该相关峰经存储累积等数据处理后获得一个同步脉冲，同步脉冲启动接收跳频信号产生器8产生跳频本振信号，完成解跳。跟踪时，由同步与解调器11对相关峰进行存储、累积等数据处理后，得到位置更精确的脉冲控制接收跳频信号产生器8产生跳频本振信号，完成跳频信号的跟踪。进入跟踪后，同步与解调器11通过对相关峰的处理，完成扩跳信号的数据解调，经解调后的扩跳频数据信号由输出端D输入外接收发信机的信号终端，完成扩跳通信数据信号的接收。

本实用新型安装结构如下：把本实用新型图1、图2、图3中所有电路部件的元器件分别安装在6块长×宽为230×190毫米的印制板上，然后把6块印制板分别安装在6个长×宽×高为240×200×30毫米的屏蔽盒内，6个屏蔽盒组装在一个长×宽×高为280×250×220毫米机箱内，屏蔽盒与屏蔽盒之间通过电缆线按图1连接关系连接，在机箱的前面板上安装信号入端口A、B端口及信号出端口C、D端口的电缆插座，电缆插座通过电缆线与外接的收发信机连接，在机箱的后面板上安装市电源输入插座，在机箱的前面板上还安装电源开关，组装成本实用新型。

Claims (3)

1．一种扩跳频信号调制解调器，它由晶体振荡器(1)、直接序列扩频码产生器(2)、频率综合器(4)、FS K调制器(5)、直接序列扩频调制器(6)、上变频器(7)、下变频器(9)、正交采样器(10)、电源(12)组成，其特征在于还有跳频信号产生器(3)、接收跳频信号产生器(8)、同步与解调器(11)组成，其中晶体振荡器(1)出端口1与直接序列扩频码产生器(2)入端口1连接、出端口2与同步与解调器(11)入端口2连接；调制数据入端口A与FSK调制器(5)入端口1连接，直接序列扩频码产生器(2)出端口2与直接序列扩频调制器(6)入端口2连接、出端口3与跳频信号产生器(3)入端口1连接；FSK调制器(5)出端口2与直接序列扩频调制器(6)入端口1连接；直接序列扩频调制器(6)出端口3与上变频器(7)入端口1连接，频率综合器(4)出端口1与跳频信号产生器(3)入端口2连接、出端口2与接收跳频信号产生器(8)入端口1连接；跳频信号产生器(3)出端口3与上变频器(7)入端口2连接，上变频器(7)出端口3与调制输出端口C连接，扩跳频信号输入端口B与下变频器(9)入端口1连接，下变频器(9)出端口3串接正交采样器(10)后与同步与解调器(11)入端口1连接，同步与解调器(11)出端口3与接收跳频信号产生器(8)入端口2连接、出端口4与解调数据输出端口D连接；接收跳频信号产生器(8)出端口3与下变频器(9)入端口2连接，电源(12)出端+V电压端与各部件相应电源端并接。

2．根据权利要求1所述的一种扩跳频信号调制解调器，其特征在于跳频信号产生器(3)或接收跳频信号产生器(8)由存储器(13)、可编程器(14)、锁存器(15)至(18)、直接数字合成器(19)组成，其中存储器(13)入端1至8脚通过8根地址总线与可编程器(14)出端1至8脚连接、出端9至16脚通过8根数据总线与可编程器(14)入端11至18脚连接，入端21脚与电源(12)出端+V电压端连接、入端31脚与地端连接；可编程器(14)入端19脚、20脚分别与同步与解调器(11)出端口3、直接序列扩频码产生器(2)出端口3连接、入端21和22脚与电源(12)出端+V电压端连接、入端31和32脚与地端连接、出端23至30脚通过8根数据总线与锁存器(17)入端1至8脚连接、出端37至44脚通过8根数据总线与锁存器(16)入端1至8脚连接、出端45至52脚通过8根数据总线与锁存器(15)入端1至8脚连接、出端77至84脚通过8根数据总线与锁存器(18)入端1至8脚连接；锁存器(15)至(18)各出端11至18脚分别通过8根数据总线与直接数字合成器(19)入端1至8脚、9至16脚、17至24脚及25至32脚连接、各入端21脚分别与电源(12)出端+V电压端连接、各入端31脚分别与地端并接；直接数字合成器(19)入端42脚与频率综合器(4)出端口1或出端口2连接、出端41脚与上变频器(7)入端口2或下变频器(9)入端口2连接、入端43脚与电源(12)出端+V电压端连接、入端45脚与地端连接。

3．根据权利要求1或2所述的一种扩跳频信号调制解调器，其特征在于同步与解调器(11)由缓冲器(20)、可编程器(21)、(22)、存储器(23)、(24)、程序存储器(25)至(28)组成，其中缓冲器(20)入端3至6脚与正交采样器(10)出端口1至出端口4连接、出端7至10脚与可编程器(21)入端1至4脚连接、入端23脚与电源(12)出端+V电压端连接、入端25脚接地端；可编程器(21)入端50至55脚与程序存储器(25)出端1至5脚连接、入端50至53脚与程序存储器(26)出端1、4、5脚并接、入端56、57、58脚与程序存储器(26)出端1、2、3脚连接、出端101至130脚与可编程器(22)入端1至30脚连接、出端131脚与解调数据输出端口D连接、入端5脚与晶体振荡器(1)出端口2连接、出端132脚与接收跳频信号产生器(8)入端口2连接、入端133脚与电源(12)出端+V电压端连接、入端135脚与地端连接；可编程器(22)入端51至54脚与程序存储器(27)出端1至4脚连接、入端56至58脚与程序存储器(28)出端1至3脚连接、出端101至130脚分别与存储器(23)、(24)入端1至30脚并接、入端133脚与电源(12)出端+V电压端连接、入端135脚与地端连接；存储器(23)、(24)各入端33脚与电源(12)出端+V电压端并接、各入端35脚与地端并接；程序存储器(25)至(28)各入端8脚与电源(12)出端+V电压端并接、各入端9脚与地端并接。

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