CN2396482Y - Ide电子存储装置 - Google Patents

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Abstract

本实用新型公开了一种性能好、速度快、稳定性高、寿命长的IDE电子存储装置,包括控制单元2、存储单元1及其外围电路,其中的控制器单元2包括与存储单元1相连的CPU201和与外部设备相连的IDE接口202。本实用新型结构简单,适合于在计算机、工业PC系统、自动控制系统、医疗器械、通讯等领域的推广应用。

Description

IDE电子存储装置
本实用新型涉及计算机外部存储领域，尤其是涉及IDE(磁盘驱动器接口)存储装置。
现有的计算机外部存储装置一般有机械旋转式硬盘、软盘等，由于其采用磁介质，随着电子技术、计算机技术的飞速发展，在其性能、速度、寿命、稳定性等方面已经严重制约着计算机、工业PC系统、自动控制系统、医疗器械、通讯等领域的发展。
本实用新型的目的是克服现有技术的不足之处，而提供一种性能好、速度快、稳定性高、寿命长的IDE电子存储装置。
本实用新型的目的是这样实现的，一种IDE电子存储装置，包括存储单元及其外围电路，其特征在于，还包括控制器单元，所述控制器单元包括与存储单元相连的CPU和与外部设备相连的IDE接口。
实施本实用新型的IDE电子存储装置，具有现有的磁介质存储装置不可比拟的速度快、稳定性高、寿命长、数据非易失、程序固化等性能，以及重量轻、体积小、抗震动抗冲击等特点。由于其具有真正的IDE接口，与机械旋转式硬盘使用相同的扁线，既可以作为C盘(启动盘)，又可以作为D盘(存储盘)，使用简单方便。对于使用机械旋转式硬盘的产品，不做任何改变即可用本实用新型的IDE电子存储装置取代。本实用新型结构简单，适合于在电子产品、工控数控产品、工业控制PC系统、游戏系统、POS系统、手提式仪器及测试检验设备、航天仪器、无线电通讯、医疗仪器及重要的数据、文件的永久性保存等领域的推广应用。
下面结合附图和实施例，进一步说明本实用新型IDE电子存储装置的结构和特点，附图中：
图1是本实用新型IDE电子存储装置的一个实施例的原理框图；
图2是图1所示的电路中控制单元的原理框图；
图3是图1所示的IDE电子存储装置的具体电路图。
如图1所示，在本实用新型的一个实施例中，IDE电子存储装置包括控制单元2、电池3、存储单元1及其外围电路。
如图2所示，所述控制单元2包括与存储单元1相连的CPU201和与外部设备相连的IDE接口202。使用时，用标准的适配电缆将IDE电子存储装置的IDE接口202与计算机的I/O接口相连，数据经IDE接口202、时序器、纠错码、纠错处理和快闪控制，而完成快闪功能；然后，数据经直接存储器(DMA)、数据缓冲区，进入CPU201；在CPU201的控制下，被存入存储单元1，从而完成存储功能；存储单元1中的数据在CPU201的控制下进入数据缓冲区，由IDE接口202进入外部计算机，从而完成输出功能。
图3所示为本实用新型IDE电子存储装置的一个具体电路图。其中的存储单元1可以采用型号为SDTB-128的芯片，控制单元2一般选用3M-3G存储量的存储芯片，如可以采用型号为SDCD的芯片。存储芯片1的管脚SO0-SO3、MS、SCLK1、PD、S10、S11通过总线与控制芯片2的管脚SO0-SO3、MS、SCLK1、PD、S10、S11相连，以实现与控制芯片2的通讯和数据传输；控制芯片2的管脚BVD1-2、INPACK、WAIT、RDY、REG、IOWR、IORD、WE、OE、CE2、CE1、RESET、HA0-10、CSEL、HD0-15通过总线与IDE接口202的管脚BVD1-2、INPACK、WAIT、RDY、REG、IOWR、IORD、WE、OE、CE2、CE1、RESET、HA0-10、CSEL、HD0-15相连。

Claims (4)

1.一种IDE电子存储装置，包括存储单元(1)及其外围电路，其特征在于，还包括控制器单元(2)，所述控制器单元(2)包括与存储单元(1)相连的CPU(201)和与外部设备相连的IDE接口(202)。
2.根据权利要求1所述的IDE电子存储装置，其特征在于，所述存储单元(1)可以采用型号为SDTB-128的芯片。
3.根据权利要求1所述的IDE电子存储装置，其特征在于，所述控制单元(2)可以采用型号为SDCD的芯片。
4.根据权利要求1所述的IDE电子存储装置，其特征在于，所述存储单元(1)采用型号为SDTB-128的芯片，所述控制单元(2)采用型号为SDCD的芯片，其中，存储芯片(1)的管脚SO0-SO3、MS、SCLK1、PD、S10、S11通过总线与控制芯片(2)的管脚SO0-SO3、MS、SCLK1、PD、S10、S11相连；控制芯片(2)的管脚BVD1-2、INPACK、WAIT、RDY、REG、IOWR、IORD、WE、OE、CE2、CE1、RESET、HA0-10、CSEL、HD0-15通过总线与控制单元(2)的IDE接口(202)的管脚BVD1-2、INPACK、WAIT、RDY、REG、IOWR、IORD、WE、OE、CE2、CE1、RESET、HA0-10、CSEL、HD0-15相连。
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* Cited by examiner, † Cited by third party
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CN102184147A (zh) * 2011-05-05 2011-09-14 汉柏科技有限公司 基于内存接口的数据处理加速装置及方法

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