CN221151349U - 数字逻辑电路、译码器电路和电子设备 - Google Patents

Abstract

本公开实施例公开了一种数字逻辑电路、译码器电路和电子设备，其中，数字逻辑电路包括：第一场效应晶体管、第二场效应晶体管和第三场效应晶体管；所述第一场效应晶体管的源端与所述第二场效应晶体管的漏端连接，所述第一场效应晶体管的漏端接地或与电源模块连接，所述第一场效应晶体管的栅端和所述第二场效应晶体管的栅端作为电路的两个输入端；所述第二场效应晶体管的源端与所述第三场效应晶体管的漏端连接，并作为电路的输出端；所述第三场效应晶体管的栅极与外部复位信号连接，所述第三场效应晶体管的源端接地或与电源模块连接；本公开实施例极大简化了电路结构，便于在数据产生或存储端进行预处理编码等计算。

Description

数字逻辑电路、译码器电路和电子设备

技术领域

本公开涉及数字电路技术，尤其是一种数字逻辑电路、译码器电路和电子设备。

背景技术

在数字电路中，所谓“门”就是只能实现基本逻辑关系的电路。最基本的逻辑关系是与、或、非，最基本的逻辑门是与门、或门和非门。逻辑门可以用电阻、电容、二极管、三极管等分立原件构成，成为分立元件门。也可以将门电路的所有器件及连接导线制作在同一块半导体基片上，构成集成逻辑门电路。

实用新型内容

本公开的实施例提供了一种数字逻辑电路、译码器电路和电子设备。

根据本公开实施例的一个方面，提供了一种数字逻辑电路，包括：第一场效应晶体管、第二场效应晶体管和第三场效应晶体管；

所述第一场效应晶体管的源端与所述第二场效应晶体管的漏端连接，所述第一场效应晶体管的漏端接地或与电源模块连接，所述第一场效应晶体管的栅端和所述第二场效应晶体管的栅端作为电路的两个输入端；

所述第二场效应晶体管的源端与所述第三场效应晶体管的漏端连接，并作为电路的输出端；

所述第三场效应晶体管的栅极与外部复位信号连接，所述第三场效应晶体管的源端接地或与电源模块连接。

可选地，所述第一场效应晶体管、所述第二场效应晶体管和所述第三场效应晶体管为n型场效应晶体管；

所述第一场效应晶体管的漏端接地，所述第三场效应晶体管的源端与电源模块连接。

可选地，所述第一场效应晶体管和所述第二场效应晶体管为p型场效应晶体管，所述第三场效应晶体管为n型场效应晶体管；

所述第一场效应晶体管的漏端与电源模块连接，所述第三场效应晶体管的源端接地。

根据本公开实施例的另一方面，提供了一种译码器电路，包括：由多个上述任一项实施例所述的数字逻辑电路构成的译码模块、信号输入电路和信号输出电路；

所述信号输入电路与所述译码模块连接；

所述信号输出电路与所述译码模块连接。

可选地，所述译码模块包括两个或非逻辑电路和两个与非逻辑电路；

每个所述或非逻辑电路包括两个输入端和一个输出端，每个所述与非逻辑电路包括两个输入端和一个输出端。

可选地，所述信号输入电路包括四路输出端口，所述信号输出电路包括四路输入端口；

每个所述或非逻辑电路的两个输入端分别与所述信号输入电路的四路输出端口中的两路输出端口连接，且一个所述或非逻辑电路中存在一个输入端接入的输出端口与另一个所述或非逻辑电路接入的输出端口不同；两个所述或非逻辑电路的输出端分别与所述信号输出电路的两路输入端口连接；

每个所述与非逻辑电路的两个输入端分别与所述信号输入电路的四路输出端口中的两路输出端口连接，且一个所述与非逻辑电路中存在一个输入端接入的输出端口与另一个所述与非逻辑电路接入的输出端口不同；两个所述与非逻辑电路的输出端分别与所述信号输出电路的两路输入端口连接。

可选地，所述两个或非逻辑电路分别为第一或非逻辑电路和第二或非逻辑电路，所述两个与非逻辑电路分别为第一与非逻辑电路和第二与非逻辑电路；所述信号输入电路的四路输出端口分别为第一正输入端口、第一反输入端口、第二正输入端口和第二反输入端口；

所述第一或非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二正输入端口连接；

所述第二或非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二反输入端口连接；

所述第一与非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二负输入端口连接；

所述第二与非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二正输入端口连接。

可选地，所述译码模块还包括两个反相器，所述第一与非逻辑电路的输出端经过所述反相器与所述信号输出电路连接；所述第二与非逻辑电路的输出端经过所述反相器与所述信号输出电路连接。

根据本公开实施例的又一方面，提供了一种电子设备，包括：处理器，以及与所述处理器通信连接的存储器，还包括上述任一实施例所述的数字逻辑电路或上述任一实施例所述的译码器电路；

所述存储器存储计算机执行指令；

所述处理器执行所述存储器存储的计算机执行指令，以控制所述数字逻辑电路或所述译码器电路。

可选地，所述电子设备被纳入以下任意一项：脉冲相机、高速相机、音/视频播放器、导航设备、固定位置终端、娱乐单元、智能手机、通信设备、机动交通工具中的设备、摄像头、运动或可穿戴式相机、检测设备、飞行设备、医疗设备、安防设备。

基于本公开上述实施例提供的数字逻辑电路、译码器电路和电子设备，第一场效应晶体管、第二场效应晶体管和第三场效应晶体管；所述第一场效应晶体管的源端与所述第二场效应晶体管的漏端连接，所述第一场效应晶体管的漏端接地或与电源模块连接，所述第一场效应晶体管的栅端和所述第二场效应晶体管的栅端作为电路的两个输入端；所述第二场效应晶体管的源端与所述第三场效应晶体管的漏端连接，并作为电路的输出端；所述第三场效应晶体管的栅极与外部复位信号连接，所述第三场效应晶体管的源端接地或与电源模块连接；本公开实施例仅需多个场效应晶体管即可实现逻辑运算，与标准数字单元相比，电路结构极大简化，更易于集成在像素阵列、存储阵列等非运算电路中，以便于在数据产生或存储端进行预处理编码等计算。

下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同描述一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1是本公开一示例性实施例提供的数字逻辑电路的电路结构示意图；

图2是本公开一示例性实施例提供的数字逻辑电路应用到与非逻辑的电路结构示意图；

图3是本公开一示例性实施例提供的数字逻辑电路应用到或非逻辑的电路结构示意图；

图4是本公开一示例性实施例提供的译码器电路的电路结构示意图；

图5是本公开另一示例性实施例提供的译码器电路的电路结构示意图；

图6图示了根据本公开实施例的电子设备的框图。

具体实施方式

下面，将参考附图详细地描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。

应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

本领域技术人员可以理解，本公开实施例中的“第一”、“第二”等术语仅用于区别不同步骤、设备或模块等，既不代表任何特定技术含义，也不表示它们之间的必然逻辑顺序。

还应理解，在本公开实施例中，“多个”可以指两个或两个以上，“至少一个”可以指一个、两个或两个以上。

还应理解，对于本公开实施例中提及的任一部件、数据或结构，在没有明确限定或者在前后文给出相反启示的情况下，一般可以理解为一个或多个。

另外，本公开中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本公开中字符“/”，一般表示前后关联对象是一种“或”的关系。本公开中所指数据可以包括文本、图像、视频等非结构化数据，也可以是结构化数据。

还应理解，本公开对各个实施例的描述着重强调各个实施例之间的不同之处，其相同或相似之处可以相互参考，为了简洁，不再一一赘述。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在实现本公开的过程中，发明人发现，在标准的数字电路设计当中，同或/异或逻辑运算电路通常需要使用到多级门电路，至少需要十几个晶体管，如果要进行多比特的信号比较，电路代价将会很大，如果应用到图像传感器的像素单元内，会使得像素面积大大增加。

图1是本公开一示例性实施例提供的数字逻辑电路的电路结构示意图。如图1所示，包括：第一场效应晶体管101、第二场效应晶体管102和第三场效应晶体管103；

第一场效应晶体管101的源端与第二场效应晶体管102的漏端连接，第一场效应晶体管101的漏端接地或与电源模块连接，第一场效应晶体管101的栅端和第二场效应晶体管102的栅端作为电路的两个输入端；通过两个输入端接收待处理的输入信号。

可选地，输入信号可以为电平信号，例如，高电平信号或低电平信号，通常数字逻辑是对至少两个信号的相同或不同进行判断处理，例如，两个信号的相同或不同进行判断处理，因此，数字逻辑电路提供两个输入端分别接受两个输入信号。

第二场效应晶体管102的源端与第三场效应晶体管103的漏端连接，并作为电路的输出端。

第三场效应晶体管103的栅极与外部复位信号连接，第三场效应晶体管103的源端接地或与电源模块连接。

本实施例通过外部复位信号对数字逻辑电路进行复位，使数字逻辑电路的输出端恢复为复位状态，复位状态可以为高电平状态或低电平状态。

数字逻辑电路对两个输入信号经过三个场效应晶体管进行处理，根据三个输入信号的信号状态确定逻辑处理结果。

本实施例中，通过三个场效应晶体管中的至少一个场效应晶体管对两个输入信号执行相应的数字逻辑运算，根据两个输入信号的信号状态(高电平或低电平)得到对应的逻辑处理结果，由于仅利用三个场效应晶体管处理数字逻辑，极大简化了电路结构。

本公开上述实施例提供的数字逻辑电路，包括：第一场效应晶体管、第二场效应晶体管和第三场效应晶体管；所述第一场效应晶体管的源端与所述第二场效应晶体管的漏端连接，所述第一场效应晶体管的漏端接地或与电源模块连接，所述第一场效应晶体管的栅端和所述第二场效应晶体管的栅端作为电路的两个输入端；所述第二场效应晶体管的源端与所述第三场效应晶体管的漏端连接，并作为电路的输出端；所述第三场效应晶体管的栅极与外部复位信号连接，所述第三场效应晶体管的源端接地或与电源模块连接；本公开实施例仅需多个场效应晶体管即可实现逻辑运算，与标准数字单元相比，电路结构极大简化，更易于集成在像素阵列、存储阵列等非运算电路中，以便于在数据产生或存储端进行预处理编码等计算。

本实施例中，数字逻辑电路可以为较为复杂的数字逻辑，例如，与非逻辑、或非逻辑等；数字逻辑电路由三个场效应晶体管构成，三个场效应晶体管依次通过源端与下一个场效应晶体管的漏端连接，例如，第一场效应晶体管101的源端与第二场效应晶体管102的漏端连接，第二场效应晶体管102的源端与第三场效应晶体管的漏端连接；并以第二场效应晶体管102的源端作为输出端，分别以第一场效应晶体管101和第二场效应晶体管102的栅端作为输入端，在逻辑运算时，以此达到两个信号相同时第一场效应晶体管101和第二场效应晶体管102同时导通，输出端由第一场效应晶体管101的漏端的外部确定；当复位信号控制第三场效应晶体管103闭合时，输出端与第三场效应晶体管103的源端连接，此时根据第三场效应晶体管103的源端的连接情况，可确定对应的复位状态为高电平状态或低电平状态，实现对数字逻辑电路的复位。

图2是本公开一示例性实施例提供的数字逻辑电路应用到与非逻辑的电路结构示意图。如图2所示，数字逻辑电路为与非逻辑电路；第一场效应晶体管101、第二场效应晶体管102和第三场效应晶体管103为n型场效应晶体管；复位状态为高电平状态；第一场效应晶体管101的漏端接地Gnd，第三场效应晶体管103的源端与电源模块Vdd连接。

在具体应用数字逻辑电路进行逻辑运算时，通过第一场效应晶体管101的栅端和第二场效应晶体管102的栅端接收两个输入信号；

响应于两个输入信号均为高电平时，第一场效应晶体管101和第二场效应晶体管102同时导通，确定逻辑处理结果为低电平；

通过数字逻辑电路的输出端输出逻辑处理结果对应的低电平状态。

本实施例还可以包括：响应于两个输入信号存在至少一个低电平时，第一场效应晶体管101和第二场效应晶体管102存在至少一个不导通，确定逻辑处理结果为高电平；通过逻辑电路的输出端输出逻辑处理结果对应的高电平状态。

与非逻辑的运算逻辑是只有两个信号均为高电平时输出低电平，其余情况均输出高电平。本实施例中，在对逻辑电路进行复位时，将该逻辑电路复位为输出端输出高电平状态，因此，只有在逻辑电路输出端为低电平状态时，即可确定两个输入信号均为高电平，实现与非逻辑运算。如图2所示，将输入信号A和输入信号B分别接至n型的第一场效应晶体管101和n型的第二场效应晶体管102的栅端，复位阶段，n型的第三场效应晶体管103根据复位信号CHARGE的控制导通，n型的第三场效应晶体管103的源端与电源模块Vdd连接，输出端Z被复位至高电平(输出端与第三场效应晶体管103的源端连接)。运算阶段n型的第三场效应晶体管103断开，只有当输入信号A和输入信号B同时为高电平时，n型的第一场效应晶体管101和n型的第二场效应晶体管102才会同时导通，且将低电平信号传输至输出端Z，否则输出端Z均为高电平，从而实现与非逻辑操作。

图3是本公开一示例性实施例提供的数字逻辑电路应用到或非逻辑的电路结构示意图。如图3所示，数字逻辑电路为或非逻辑电路；第一场效应晶体管101和第二场效应晶体管102为p型场效应晶体管，第三场效应晶体管103为n型场效应晶体管；复位状态为低电平状态；第一场效应晶体管101的漏端与电源模块Vdd连接，第三场效应晶体管103的源端接地Gnd。

在具体应用数字逻辑电路进行逻辑运算时，通过第一场效应晶体管101的栅端和第二场效应晶体管102的栅端接收两个输入信号；

响应于两个输入信号均为低电平时，第一场效应晶体管101和第二场效应晶体管102同时导通，确定逻辑处理结果为高电平；

通过逻辑电路的输出端输出逻辑处理结果对应的高电平状态。

本实施例还可以包括：响应于两个输入信号存在至少一个高电平时，第一场效应晶体管101和第二场效应晶体管102存在至少一个不导通，确定逻辑处理结果为低电平；通过逻辑电路的输出端输出逻辑处理结果对应的低电平状态。

或非逻辑的运算逻辑是只有两个信号均为低电平时输出高电平，其余情况均输出低电平。本实施例中，在对逻辑电路进行复位时，将该逻辑电路复位为输出端输出低电平状态，因此，只有在逻辑电路输出端为高电平状态时，即可确定两个输入信号均为低电平，实现或非逻辑运算。如图3所示，将输入信号A和输入信号B分别接至p型的第一场效应晶体管101和p型的第二场效应晶体管102的栅端，复位阶段，n型的第三场效应晶体管103导通，n型的第三场效应晶体管103的源端接地Gnd，输出端Z被复位至低电平。运算阶段第三场效应晶体管103断开，只有当输入信号A和输入信号B同时为低电平时，p型的第一场效应晶体管101和p型的第二场效应晶体管102才会同时导通，且将高电平信号传输至输出端Z，否则输出端Z均保持低电平，从而实现或非逻辑操作。

本公开实施例通过场效应晶体管的栅极电压和漏极电压来控制晶体管导通时输出的电压高低，根据n型或p型场效应晶体管的导通逻辑来实现常用数字逻辑，并通过复位的方式保证逻辑运算结果的正确性；与标准数字逻辑电路相比，结构更为简单，面积更小。适用于图像传感器的像素单元内预处理等面积约束严格的应用场景。

图4是本公开一示例性实施例提供的译码器电路的电路结构示意图。如图4所示，本实施例提供的电路包括：由多个上述任一项实施例的数字逻辑电路构成的译码模块41、信号输入电路42和信号输出电路43；

信号输入电路42与译码模块41连接；

信号输出电路43与译码模块41连接。

本实施例提出基于多个上述实施例提供的数字逻辑电路构成的逻辑模块实现译码器电路的中间处理，由于数字逻辑电路的结构简单，极大的简化了译码器电路，使译码器电路可以适用于更多复杂电路，使应用该译码器电路的电路结构得到简化。需要注意的是本实施例提供的仅是一种数字逻辑电路的应用实例，上述图1-3所示的数字逻辑电路可以应用到任意需要执行或非逻辑操作和/或与非逻辑操作的电路中。

本实施例提供的译码器电路可以为2-4译码器，2-4译码器是一种类型的数字逻辑电路，它的作用是将二进制的数据转换成四进制的数据。它由两个输入端(A，B)和四个输出端(C0，C1，C2，C3)组成。2-4译码器的真值表如下表1所示：

表1

图5是本公开另一示例性实施例提供的译码器电路的电路结构示意图。如图5所示，本实施例提供的电路中，译码模块包括两个或非逻辑电路411和两个与非逻辑电路412；每个或非逻辑电路411包括两个输入端和一个输出端，每个与非逻辑电路412包括两个输入端和一个输出端。

信号输入电路42包括四路输出端口，信号输出电路43包括四路输入端口；

每个或非逻辑电路411的两个输入端分别与信号输入电路42的四路输出端口中的两路输出端口连接，且一个或非逻辑电路411中存在一个输入端接入的输出端口与另一个或非逻辑电路411接入的输出端口不同；两个或非逻辑电路411的输出端分别与信号输出电路43的两路输入端口连接；

每个与非逻辑电路412的两个输入端分别与信号输入电路42的四路输出端口中的两路输出端口连接，且一个与非逻辑电路412中存在一个输入端接入的输出端口与另一个与非逻辑电路412接入的输出端口不同；两个与非逻辑电路412的输出端分别与信号输出电路43的两路输入端口连接。

如图5所示，两个或非逻辑电路411分别为第一或非逻辑电路和第二或非逻辑电路，两个与非逻辑电路412分别为第一与非逻辑电路和第二与非逻辑电路；信号输入电路42的四路输出端口分别为第一正输入端口、第一反输入端口、第二正输入端口和第二反输入端口；

如图5所示，其中第一正输入端口输入数据A，第一反输入端口输入数据第二正输入端口输入数据B，第二反输入端口输入数据/>其中，A和B分别表示两个一位二进制数，和/>分别为A和B的取反；/>可以是经过信号输入电路42中的反相器对输入数据A进行处理得到的，/>可以是经过信号输入电路42中的反相器对输入数据B进行处理得到的，即，输入到译码器电路的数据为数据A和数据B。

第一或非逻辑电路的两个输入端分别与第一正输入端口和第二正输入端口连接；第一或非逻辑电路实现对输入数据A和输入数据B的或非操作，并将结果输入到信号输出电路43，作为一路译码器输出。

第二或非逻辑电路的两个输入端分别与第一正输入端口和第二反输入端口连接；第二或非逻辑电路实现对输入数据A和输入数据的或非操作，并将结果输入到信号输出电路43，作为一路译码器输出。

第一与非逻辑电路的两个输入端分别与第一正输入端口和第二负输入端口连接；第一与非逻辑电路实现对输入数据A和输入数据的与非操作，并将结果输入到信号输出电路43，作为一路译码器输出。

第二与非逻辑电路的两个输入端分别与第一正输入端口和第二正输入端口连接；第二与非逻辑电路实现对输入数据A和输入数据B的与非操作，并将结果输入到信号输出电路43，作为一路译码器输出。

可选地，译码模块41还包括两个反相器413。第一与非逻辑电路的输出端经过反相器413与信号输出电路连接；第二与非逻辑电路的输出端经过反相器413与信号输出电路连接。

本实施例提供的2-4译码器电路可以用来实现多种数字逻辑电路，例如二进制转码、选择电路等。

本公开实施例还提供一种电子设备，包括：处理器，以及与所述处理器通信连接的存储器，还包括上述任一实施例所述的数字逻辑电路或上述任一实施例所述的译码器电路；

所述存储器存储计算机执行指令；

所述处理器执行所述存储器存储的计算机执行指令，以控制所述信号的逻辑处理装置实现上述任一实施例所述的数字逻辑电路或所述译码器电路。

本公开提供的电子设备可被纳入为以下任意一项：脉冲相机、高速相机、音/视频播放器、导航设备、固定位置终端、娱乐单元、智能手机、通信设备、机动交通工具中的设备、摄像头、运动或可穿戴式相机、检测设备、飞行设备、医疗设备、安防设备等。

本公开提供的电子设备可被应用于以下任意一项：脉冲相机、高速相机、音/视频播放器、导航设备、固定位置终端、娱乐单元、智能手机、通信设备、机动交通工具中的设备、摄像头、运动或可穿戴式相机、检测设备、飞行设备、医疗设备、安防设备等。

下面，参考图6来描述根据本公开实施例的电子设备。该电子设备可以是第一设备和第二设备中的任一个或两者、或与它们独立的单机设备，该单机设备可以与第一设备和第二设备进行通信，以从它们接收所采集到的输入信号。

图6图示了根据本公开实施例的电子设备的框图。

如图6所示，电子设备包括一个或多个处理器和存储器。

处理器可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其他形式的处理单元，并且可以控制电子设备中的其他组件以执行期望的功能。

存储器可以存储一个或多个计算机程序产品，所述存储器可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。所述易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。所述非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在所述计算机可读存储介质上可以存储一个或多个计算机程序产品，处理器可以运行所述计算机程序产品，以实现上文所述的本公开的各个实施例的数字逻辑电路以及/或者其他期望的功能。

在一个示例中，电子装置还可以包括：输入装置和输出装置，这些组件通过总线系统和/或其他形式的连接机构(未示出)互连。

此外，该输入装置还可以包括例如键盘、鼠标等等。

该输出装置可以向外部输出各种信息，包括确定出的距离信息、方向信息等。该输出装置可以包括例如显示器、扬声器、打印机、以及通信网络及其所连接的远程输出装置等等。

当然，为了简化，图6中仅示出了该电子设备中与本公开有关的组件中的一些，省略了诸如总线、输入/输出接口等等的组件。除此之外，根据具体应用情况，电子设备还可以包括任何其他适当的组件。

以上结合具体实施例描述了本公开的基本原理，但是，需要指出的是，在本公开中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本公开的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本公开为必须采用上述具体的细节来实现。

本说明书中各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似的部分相互参见即可。

本公开中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本公开。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本公开的范围。因此，本公开不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本公开的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (10)

1.一种数字逻辑电路，其特征在于，包括：第一场效应晶体管、第二场效应晶体管和第三场效应晶体管；

所述第一场效应晶体管的源端与所述第二场效应晶体管的漏端连接，所述第一场效应晶体管的漏端接地或与电源模块连接，所述第一场效应晶体管的栅端和所述第二场效应晶体管的栅端作为电路的两个输入端；

所述第二场效应晶体管的源端与所述第三场效应晶体管的漏端连接，并作为电路的输出端；

所述第三场效应晶体管的栅极与外部复位信号连接，所述第三场效应晶体管的源端接地或与电源模块连接。

2.根据权利要求1所述的电路，其特征在于，所述第一场效应晶体管、所述第二场效应晶体管和所述第三场效应晶体管为n型场效应晶体管；

所述第一场效应晶体管的漏端接地，所述第三场效应晶体管的源端与电源模块连接。

3.根据权利要求1所述的电路，其特征在于，所述第一场效应晶体管和所述第二场效应晶体管为p型场效应晶体管，所述第三场效应晶体管为n型场效应晶体管；

所述第一场效应晶体管的漏端与电源模块连接，所述第三场效应晶体管的源端接地。

4.一种译码器电路，其特征在于，包括：由多个如权利要求1-3任一项所述的数字逻辑电路构成的译码模块、信号输入电路和信号输出电路；

所述信号输入电路与所述译码模块连接；

所述信号输出电路与所述译码模块连接。

5.根据权利要求4所述的电路，其特征在于，所述译码模块包括两个或非逻辑电路和两个与非逻辑电路；

每个所述或非逻辑电路包括两个输入端和一个输出端，每个所述与非逻辑电路包括两个输入端和一个输出端。

6.根据权利要求5所述的电路，其特征在于，所述信号输入电路包括四路输出端口，所述信号输出电路包括四路输入端口；

每个所述或非逻辑电路的两个输入端分别与所述信号输入电路的四路输出端口中的两路输出端口连接，且一个所述或非逻辑电路中存在一个输入端接入的输出端口与另一个所述或非逻辑电路接入的输出端口不同；两个所述或非逻辑电路的输出端分别与所述信号输出电路的两路输入端口连接；

每个所述与非逻辑电路的两个输入端分别与所述信号输入电路的四路输出端口中的两路输出端口连接，且一个所述与非逻辑电路中存在一个输入端接入的输出端口与另一个所述与非逻辑电路接入的输出端口不同；两个所述与非逻辑电路的输出端分别与所述信号输出电路的两路输入端口连接。

7.根据权利要求6所述的电路，其特征在于，所述两个或非逻辑电路分别为第一或非逻辑电路和第二或非逻辑电路，所述两个与非逻辑电路分别为第一与非逻辑电路和第二与非逻辑电路；所述信号输入电路的四路输出端口分别为第一正输入端口、第一反输入端口、第二正输入端口和第二反输入端口；

所述第一或非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二正输入端口连接；

所述第二或非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二反输入端口连接；

所述第一与非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二负输入端口连接；

所述第二与非逻辑电路的两个输入端分别与所述第一正输入端口和所述第二正输入端口连接。

8.根据权利要求7所述的电路，其特征在于，所述译码模块还包括两个反相器，所述第一与非逻辑电路的输出端经过所述反相器与所述信号输出电路连接；所述第二与非逻辑电路的输出端经过所述反相器与所述信号输出电路连接。

9.一种电子设备，其特征在于，包括：处理器，以及与所述处理器通信连接的存储器，还包括权利要求1-3任一所述的数字逻辑电路或权利要求4-8任一所述的译码器电路；

所述存储器存储计算机执行指令；

所述处理器执行所述存储器存储的计算机执行指令，以控制所述数字逻辑电路或所述译码器电路。

10.根据权利要求9所述的设备，其特征在于，所述电子设备被纳入为以下任意一项：脉冲相机、高速相机、音/视频播放器、导航设备、固定位置终端、娱乐单元、智能手机、通信设备、机动交通工具中的设备、摄像头、运动或可穿戴式相机、检测设备、飞行设备、医疗设备、安防设备。