CN220774367U - 半导体器件 - Google Patents
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Abstract
本公开涉及半导体器件。当前称为封装级系统(SiP)类型并且其中嵌入有变压器的半导体器件是通过在其第一部分处将至少一个半导体芯片嵌入在绝缘包封件中来产生的。在与所述第一部分至少部分地不重叠的其第二部分之上，形成堆叠结构，该堆叠结构包括导电的相应图案以及多层电绝缘区域。导电的相应图案具有平面线圈几何形状，以用于提供导电线圈，诸如变压器的所述绕组；并且具有提供到一个或多个半导体芯片的导电连接件的几何分布。
Description
技术领域
本描述涉及制造包括例如变压器中的电线圈的半导体器件。
本文描述的解决方案可以被应用于例如DC/DC转换器、电流绝缘体(galvanicinsulator)，并且通常被应用于其中嵌入有线圈的半导体器件封装。
背景技术
当前称为封装级系统(SiP)的类型的半导体器件可以具有嵌入在其中的(高性能)变压器。
这些变压器可以从芯层压板开始形成。这种方法可能相当昂贵；附加地，变压器放置在其上的引线框部分的存在可能导致与引线框的金属(例如铜)的耦合，具有关联的损耗。这些损耗主要是由于金属框起到屏蔽的作用，从而对线圈的相互耦合产生不利影响。
例如，Z.Wang等人于2021年在J Phys:Conf.Ser.1971 012041发表的“Atransformer using two RDL metal layers based on Fan-Out Panel Level PackageTechnology(一种使用基于扇出面板级封装技术的两个RDL金属层的变压器)”(通过引用并入)中描述了一种与在硅之上形成的所谓扇出面板级封装(Fan Out Panel LevelPackage，FOPLP)集成的变压器。这种方法还导致与硅的耦合以及随之而来的损耗。要注意的是，变压器所具有的大小与管芯的大小相当，这使得它不适合于电力应用。
因此，在本领域中需要充分解决前面讨论的问题。
实用新型内容
常规的具有嵌入在其中的变压器的SiP半导体器件具有较大的损耗，降低了电气性能。
本公开的一个或多个实施例可以涉及一种其中嵌入有线圈(例如变压器)的对应半导体器件。
本公开的一个或多个实施例提供了一种电路布局，其中使用面板嵌入式封装(Panel Embedded Package，PEP)技术将线圈集成在封装级系统(SiP)中。
本公开提供了一种半导体器件，该半导体器件包括：至少一个半导体芯片，被嵌入在绝缘包封件的第一部分中；以及至少一个导电线圈，在绝缘包封件的第二部分之上，第二部分与绝缘包封件的第一部分至少部分地不重叠，至少一个导电线圈具有平面线圈几何形状以及到至少一个半导体芯片的导电连接件的几何分布；层的堆叠结构，在绝缘包封件之上，绝缘包封件具有嵌入在绝缘包封件的第一部分中的半导体芯片，其中层的堆叠结构中的层包括导电的相应图案以及电绝缘区域；其中导电的相应图案具有平面线圈几何形状，以提供至少一个导电线圈；并且具有几何分布，以提供导电连接件。
在一个实施例中，层的堆叠结构包括在半导体芯片的表面上的基底层，基底层包括电绝缘区域以及具有几何分布的导电的至少一个相应图案。
在一个实施例中，至少一个导电线圈包括：第一导电线圈，具有第一平面线圈几何形状；以及第二导电线圈，具有第二平面线圈几何形状，并且被电感耦合至第一导电线圈以提供变压器电路；并且层的堆叠结构包括：电绝缘的第一层，在第一层处具有导电的第一图案，第一图案具有第一平面线圈几何形状，并且提供变压器电路的第一导电线圈；以及电绝缘的第二层，在第二层处具有导电的第二图案，第二图案具有第二平面线圈几何形状，并且提供变压器电路的第二导电线圈。
在一个实施例中，至少一个半导体芯片包括第一半导体芯片和第二半导体芯片，并且其中层的堆叠结构包括：电绝缘的又一层，具有导电的又一图案，又一图案提供第一半导体芯片到变压器电路的第一导电线圈和第二导电线圈中的至少一个导电线圈的导电连接件的几何分布。
在一个实施例中，层的堆叠结构中的层包括味之素堆积膜层。
在一个实施例中，基底层包括味之素堆积膜层。
在各种实施例中，线圈可以以PEP技术的金属化水平形成，从而产生封装级系统布局，其中一个/多个管芯和一个/多个线圈(至少基本上)彼此不重叠。
本文描述的解决方案的优点可以被概括如下：例如，用于变压器的一个或多个线圈可以使用金属(例如铜)镀覆来创建，从而避免将线圈安装在封装中；由于不存在用于一个或多个线圈的金属焊盘，电气性能随着电感的增加而得到提高；由于电线经由例如DCI互连而被替换，电阻也降低了，DCI互连在耦合系数和Q因子方面也具有优点；整个封装厚度可以随着封装占地面积的可能减小而减小；并且在可能降低成本的情况下提高了封装布局的灵活性。
本文描述的解决方案利用LDS/DCI技术，并且设想在封装成型(molding)中直接形成线圈/变压器。
通过这种方式，可以避免提供支撑框、变压器衬底和相关过程(电线接合/管芯/衬底附接)。
本文描述的解决方案还可以有助于减小封装尺寸(在占地面积和厚度两个方面)，同时提高电气性能。
附图说明
现在将参照随附附图仅通过示例的方式描述一个或多个实施例，在附图中：
图1是其中嵌入有变压器的常规系统级封装(SiP)的透视图；
图2是沿着图1的线II-II截取的常规系统级封装(SiP)的侧视图；
图3是根据本描述的实施例的系统级封装(SiP)的透视图；
图4是图3的系统级封装(SiP)的平面图；
图5是沿着图4的线V-V截取的根据本描述的实施例的系统级封装(SiP)的侧视图；
图6是根据本描述的实施例的另一系统级封装(SiP)的透视图；
图7是图6的系统级封装(SiP)的平面图；
图8是沿着图7的线VIII-VIII截取的根据本描述的实施例的系统级封装(SiP)的侧视图；以及
图9A至图9L图示了根据本描述的实施例的步骤序列。
具体实施方式
要注意的是，在图1至图8中，各种元件被表示为“透明的”，以便不遮蔽附图中的其他元件的存在。例如，这适用于图2、图5和图8的侧视图。
附图被绘制以清晰地图示实施例的相关方面，并且不一定按比例绘制。
除非另有指示，否则不同附图中的对应数字和符号通常指代对应的部分：因此，相似的部分或元件在各个附图中用相似的附图标记指示，并且不会对每个附图重复对应的描述。附图中绘制的特征的边缘不一定指示特征范围的终止。
在随后的描述中，一个或多个具体细节被图示，旨在提供对该描述的实施例的示例的深入理解。实施例可以在没有一个或多个具体细节的情况下或在具有其他方法、组件、材料等的情况下获得。在其他情况下，已知的结构、材料或操作未被详细图示或描述，使得实施例的某些方面不会难以理解。
在本描述的框架中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，可能存在于本描述的一个或多个点中的诸如“在实施例中”或“在一个实施例中”等短语不一定指同一个实施例。
而且，特定构造、结构或特性可以在一个或多个实施例中以任何适当的方式组合。
本文使用的标题/引用仅出于便利性提供，并且因此不限定保护范围或实施例的范围。
为了简单和易于解释，贯穿该描述，将描述制造单个器件，否则要理解的是，半导体器件的当前制造过程涉及并发地制造多个器件，这些器件在最终单个化(singulation)中被分为单个个体的器件。
图1和图2是示例性的常规系统级封装(SiP)10，该系统级封装10包括衬底(引线框)12，该衬底12包括管芯安装区域(管芯焊盘)12A以及分布在管芯焊盘12A侧面的导电引线12B的阵列。一个或多个半导体管芯或芯片14被安装在管芯焊盘12A处。
名称“引线框”(或“引线框架”)当前被用于(例如参见美国专利商标局的USPC综合词汇表)指示为集成电路芯片或管芯提供支撑的金属框，以及将管芯或芯片中的集成电路与其他电组件或接触部互连的电引线。
本质上，引线框包括导电构造(或引线，例如12B)的阵列，导电构造在半导体芯片或管芯(例如14)的方向上从轮廓位置向内延伸，因此从被配置为从管芯焊盘(例如12A)形成导电构造的阵列，在管芯焊盘(例如12A)上附接有至少一个半导体集成电路芯片或管芯。
封装10还包括变压器18，该变压器18放置在形成于引线框12中的支撑部分1200上。
变压器18可以包括经由布线20连接至管芯或芯片14的初级绕组和次级绕组(线圈)。
绝缘材料(例如环氧树脂)的包封件22被成型(mold)到由此形成的装配件上，留下从包封件22突出的引线12B(以透明的方式示出，以便不遮蔽封装10的其他元件)。
包封件22围绕电路材料以保护其免受腐蚀或物理损坏，同时便于电接触部的安装，将封装连接至安装衬底(例如印刷电路板(PCB)，在附图中不可见)。
在操作期间，变压器18中的线圈产生磁场，该磁场不可避免地与引线框12的金属(例如铜)材料(在指定为1200的部分处)相互作用，这不期望地影响电气性能。
布线图案20还可以在电气性能和封装占地面积尺寸方面产生约束。观察到，在具有诸如变压器18等嵌入式线圈的封装的情况下，标准电线互连导致(非常)差的布局灵活性。
将这种线圈嵌入在基于标准引线框的封装中也导致相当复杂的组装过程。在封装中实施变压器的常规解决方案实际上可能涉及集成在电介质衬底(例如使用球栅阵列/地网阵列(BGA/LGA)布置的类型)之上构建变压器，该电介质衬底通过常规电线接合而连接至硅管芯。可能需要具有定制设计的引线框，以便于遵守电流隔离约束并且减少金属部分的存在。
总而言之：变压器的衬底(这可以是厚度为例如0.4mm的6层衬底)放置在引线框中的一个或多个金属焊盘1200上，这导致电气性能的降低；使用诸如20的电线的标准互连也不利地影响电气性能，因为它们可能引入不期望的电阻；线圈(诸如图1和图2中例示的安装在衬底上的变压器线圈18)可能具有高成本；可能需要“专用”引线框12来容纳一个或多个线圈；容纳线圈的衬底在封装10中占据一定的空间，导致占地面积增加；并且可能涉及附加且相当复杂的组装步骤。
激光直接结构化(LDS)是一种基于激光的加工技术，现在已被广泛用于工业和消费电子市场的各个行业，例如用于高性能天线集成，其中天线设计可以被直接形成在成型塑料部分上。在示例性过程中，成型部分可以用包括适合于LDS过程的添加剂的市售绝缘树脂生产；广泛的树脂(诸如聚合物树脂，如PC、PC/ABS、ABS、LCP)当前可用于该目的。激光束可以被用于将期望的导电图案转移(“结构化”)到塑料成型件上，然后对塑料成型件进行金属化以最终形成期望的导电图案。金属化可能涉及无电镀，然后是电解镀覆。无电镀(也称为化学镀)是一类工业化学过程，通过在液浴中自动催化化学还原金属阳离子，来在各种材料上创建金属涂层。在电解镀覆中，阳极和工件之间的电场充当阴极，迫使带正电的金属离子移动到阴极，在阴极处，它们放弃电荷，并且将自己作为金属沉积在工件的表面上。
LDS通常也被称为直接铜互连(DCI)。这主要是参照封装家族，其中用镀铜过孔和线路(迹线)替换常规的电线接合。激光诱导带状互连(LISI)和面板嵌入式封装(PEP)是DCI封装的可能子族的名称。
美国专利公开号2018/0342453A1、2019/0115287A1、2020/0203264A1、2020/0321274A1、2021/0050226A1、2021/0050299A1/2021/0183748A1或2021/0305203A1(所有这些都通过引用并入本文)是在制造半导体器件中应用LDS技术的示例性的可能性。
本文描述的解决方案可以利用LDS/DCI技术作为经由用加法工艺(直接)生长的金属(诸如铜)来提供与衬底的器件互连的解决方案。
可以使用Ti/Cu溅射工艺来创建用于线圈和互连两者的种子层。随后可以进行金属化(例如经由镀覆工艺生长诸如铜等金属)以生长更厚的导电结构。
因此简化了提供嵌入在封装中的线圈，同时提高了整体电气性能。
本文描述的解决方案的两种可能实施方式分别如图3至图5和图6至图8所图示的。
为了简单起见，并且为了便于了解本文描述的解决方案的优点，在图3至图8中，用相似的附图标记(至少部分地)指示与已经结合图1和图2讨论的部分或元件相似的部分或元件。
要了解的是，在图1和图2中以及在图3至图8中某些部分或元件用相似的参考符号指示并不一定意味着这些部分或元件以相同的方式实施。
通常，(同样)在图3至图8中，附图标记14表示被耦合至变压器18的线圈(初级侧和次级侧)的半导体芯片，而为封装10提供电接触部的导电引脚或引线被指示为12B。
如在图5和图8的侧视图中更好地了解的，在本文描述的解决方案中，线圈181、182(位于变压器18的初级侧和次级侧)都可以用PEP技术形成。
这产生了一种夹层结构，包括(从图5中的底部到顶部)：衬底180(例如成型材料180的绝缘层，诸如环氧树脂，诸如图1和图2的包封件22)，厚度为例如450微米，集成电路芯片或管芯14被嵌入在其中(以本领域技术人员本身已知的方式)；以及电绝缘材料的(例如四个)层L1、L2、L3、L4的堆叠布置，该电绝缘材料具有变压器18的初级线圈181和次级线圈182以及其中形成的关联布线(被指定为120)作为导电材料的相应图案。
因此，诸如图5等附图是示例性的，在第一部分处将至少一个半导体芯片14嵌入在绝缘包封件180中，并且在绝缘包封件180的第二部分之上形成一个或多个导电线圈181、182，该第二部分与绝缘包封件180的第一部分至少部分地不重叠。这些线圈具有平面线圈几何形状和到半导体芯片14的导电连接件120的几何分布。
诸如图5等附图同样是示例性的，在其中半导体芯片14被嵌入在其第一部分中的绝缘包封件180之上形成层的堆叠结构。堆叠结构中的层包括电绝缘材料L1、L2、L3、L4以及导电材料的相应图案1006、1008、12B。
导电材料的这些图案具有：提供导电线圈181、182的平面线圈几何形状；或者从而提供导电连接件120的几何分布。
如下文中进一步讨论的，这些层L1至L4可以在“面板”级被层压在基础层(underlying layer)(图9A至图9L中称为L0)之上，该基础层可以在“晶片”级被层压。
有利地，这些层可以包括LDS/DCI成型化合物的片/膜(film)，其适合于下文中讨论的处理。
层压膜可以是味之素堆积膜(Ajinomoto Build-up/>ABF)，一种由味之素集团商业化的有机热固性膜。
仅通过示例，所讨论的层可以具有以下厚度：L1：50微米、L2：100微米、L3：50微米和L4：150微米。
当然，前述报告的定量值仅仅是示例性的，而不是对实施例的限制。
如图9A至图9L的步骤序列的描述中进一步详述的，衬底180和层L0、L1、L2、L3、L4的处理涉及在其中形成导电图案，诸如过孔和导电线，以提供：变压器18的线圈(初级绕组181和次级绕组182)；以及布线120，以及有助于(主要参见图4和图7)管芯或芯片14与变压器18的线圈或绕组的电连接的通孔，以及可能的(参见图4和图7中的附图标记120’)芯片或管芯14与关联引线12B之间的导电线路。
在本文描述的解决方案中，一个或多个半导体芯片14因此被布置在衬底180的第一部分处，并且一个或多个导电线圈181、182被形成在衬底180的第二部分之上。第二部分与第一部分至少部分地不重叠。
一个或多个线圈181、182具有：平面线圈几何形状；以及到一个或多个半导体芯片14的导电连接件120的几何分布。
本文描述的解决方案包括在衬底180的第二部分之上形成电绝缘材料层L0、L1、L2、L3、L4的堆叠结构，其中形成导电材料的相应图案(例如参见图9A至图9L中的1000、1006、1008、12B)，如结合图9A至图9L进一步详述的。
导电材料的这些相应图案具有：一个或多个线圈181、182的平面线圈几何形状，从而提供这种一个或多个线圈(变压器绕组)；或者到一个或多个半导体芯片14的导电连接件120的几何分布，从而提供这种导电连接件120。
如在图3至图8中了解的，芯片14有利地与变压器18的线圈不重叠。
发现芯片14和变压器18的线圈之间(至少基本上)不存在重叠是有利的，因为这最小化了两者之间不期望的相互影响。
图3至图5(在一侧)和图6至图8(在另一侧)的比较突出了优化将管芯14耦合至变压器18的导电线路120的布局(以及长度)的可能性。
图3至图5基本上是图1的SiP在使用PEP技术实施时可能的示例性“外观”。变压器181、182的设计基本上没有改变；管芯14是相同的，并且被放置在距变压器相同的距离处：由于省去了大部分布线和引线框，性能得到了提高。
图6至图8是图3至图5的解决方案的示例性(可能)优化，示出了PEP技术提供的灵活性可以如何进一步提高性能。
如图6至图8所图示的，较短的管芯到变压器的连接有助于减小封装10的总体大小。
例如(并且通过非限制性示例)，图4中例示的系统布局可以在6mm x 8mm的矩形尺寸的衬底上实施，而图7中例示的系统布局可以在5.5x 7mm的矩形尺寸的衬底180上实施。
再一次，这些值仅仅是示例性的，而不是对实施例的限制。
在变压器布置的电感、电阻和耦合系数以及Q因子方面，发现图3至图8中例示的实施例与图1和图2中例示的常规布局相比提供显著优点。
这种改进可以主要归因于两个因素，即：可以省去变压器18下方的金属引线框部分，诸如图1中的部分1200；和/或用在层L0和L1至L4处形成的导电线(迹线)替换常规布线120。
调制导电迹线的厚度有助于减小关联的电阻并且增大Q因子。在存在具有固定厚度的引线框的情况下，这种方法几乎不可行。
有利地，导电材料的相应图案例如经由镀覆而生长在层L0、L1、L2、L3、L4的电绝缘材料上。
如图3至图8中例示的，可以被应用于制造封装10的序列现在将结合图9A至图9L进行描述。
要了解的是，图9A至图9L的步骤序列仅是示例性的，因为：图9A至图9L中图示的一个或多个步骤可以被省略、以不同的方式(例如使用其他工具)执行和/或用其他步骤替换；可以添加附加的步骤；并且一个或多个步骤可以以不同于所图示序列的序列执行。
图9A是第一层L0在半导体芯片或管芯14上的示例性层压(在“晶片”级)。
要注意的是，本文描述的解决方案适用于存在多个芯片或管芯14的布置以及包括单个芯片或管芯14的布置。
同样地，尽管附图中示出了包括多个线圈的布置(例如变压器18的初级绕组181和次级绕组182)，但本文描述的解决方案也适用于存在单个线圈的布置。
图9B是示例性的形成穿过层L0的通孔1000(以本领域技术人员本身已知的方式，例如经由激光束处理)。
图9C是在B处指示的示例性晶片研磨和切丁(dicing)(例如经由切割刀片)。
图9D是示例性的使用载体1002(重新)构造面板，图9C中获得的结构经由中间层(例如带(tape)1004)被“倒置”安装到载体1002上。
图9E是示例性的包封件材料(旨在形成支撑件180)与后续成型研磨一起成型。从图9E开始，为了简单起见，示出了单个芯片或管芯14。
因此，图9A至图9E是示例性的半导体芯片14经由包括如下的步骤而被嵌入在绝缘包封件180的第一部分处：将包括多个半导体芯片14的半导体晶片单个化为包括该半导体芯片14的多个个体的半导体芯片；将由此获得的多个个体的半导体芯片14布置在临时载体1002、1004上；以及将包封件材料成型到这种多个(个体的)半导体芯片上，从而将该多个个体的半导体芯片嵌入在绝缘包封件180中。
图9A至图9E是示例性的有利布置，其中在半导体芯片14的表面上形成基底层(base layer)，这种基底层包括电绝缘材料L0以及具有期望几何分布的导电材料的相应图案1000。
在图9E的步骤之后，在图9F中，通过面板经由关联层(诸如带1004’)将图9E中获得的布置释放并且转移(再次倒置)到又一载体1002’上。
要注意的是，虽然为了清晰起见用不同的附图标记指示，但载体1002’和层1004’可以是相同类型的载体1002和层1004。
图9G和图9H是使过孔1000(完全)导电的示例性步骤子序列。
这些步骤可以包括：形成“种子”层，例如经由溅射SP将Ti/Cu施加到钻孔过孔1000中；干膜层压；激光直接成像(LDI)和显影；铜电流生长；以及Cu/Ti蚀刻，以完成在过孔1000处的导电接触部的形成。
这些步骤可以以本领域技术人员本身已知的方式执行，也可以关于形成种子层的可能的替代方案。
在前述之后是前述中讨论的层L1的层压。
即，对堆叠结构中的基底层L0的处理包括(例如经由沉积-通过溅射SP例如诸如铜或钛等导电材料)在堆叠结构中的基底层L0的电绝缘材料中形成促进导电材料生长的位置的相应图案。
然后在促进导电材料生长的那些位置处生长导电材料1000。
图9I是前述同样讨论的示例性步骤(即，干膜层压(LDI)和显影、Cu电流生长、Cu/Ti蚀刻)，使得形成导电线和接触部(为了简单起见，由1006共同指示)，提供例如变压器18的线圈181、182中的一个线圈和关联布线120，然后层压又一层L2。
要注意的是，在图9I以后的后续步骤中不再需要形成种子层(例如经由溅射SP施加到钻孔过孔1000中的Ti/Cu层)，只要在这些后续步骤中，例如Cu的镀覆可以在同源(homologous)基础层上进行(例如电解镀覆的铜)。
图9J是再一次重复前述讨论的示例性步骤(即，干膜层压(LDI)和显影、Cu电流生长、Cu/Ti蚀刻)，使得形成导电线和接触部(为了简单起见，由1008共同指示)，提供例如变压器18的线圈181、182中的另一线圈和关联布线120，然后层压再一层L3。
如图9K所图示的，可以重复相同的步骤序列，以提供附加接触部，从而在最终层L4的情况下提供适合充当封装10的引线12B的接触部。
最后，图9L是示例性的由此从载体1002’形成的面板的释放以及后续精加工步骤，诸如P12处指示的引线12B的无电镀镍浸金(ENIG)精加工和单个化。
本文考虑的器件可以包括一个或多个导电线圈，诸如例如具有第一平面线圈几何形状的第一导电线圈181以及具有第二平面线圈几何形状的第二导电线圈182，便于电感耦合至第一导电线圈181以提供变压器电路。
层的堆叠结构因此可以包括具有导电材料的第一图案(例如1006)的电绝缘材料的第一层(例如L2)。该第一图案具有第一平面线圈几何形状，并且提供第一导电线圈，例如181：这可以是变压器的初级绕组或次级绕组。
层的堆叠结构然后可以包括在所述第二层(L3)处具有导电材料的第二图案(例如1008)的电绝缘材料的第二层(例如L3)。该第二图案具有第二平面线圈几何形状，并且提供第二导电线圈，例如182：这可以是变压器的次级绕组或初级绕组。
除了两个导电线圈181、182外，本文图示的器件(图3以后)还包括布置在衬底180的第一部分处的第一半导体芯片和第二半导体芯片14。
在这种情况下，层的堆叠结构包括：具有导电材料的第三图案(例如1000)的电绝缘材料的第三层(例如L0)，提供第一半导体芯片的、到变压器电路的第一导电线圈181的导电连接件的几何分布；以及具有导电材料的第四图案(例如12B)的电绝缘材料的第四层(例如L4)，提供第二半导体芯片14的、到变压器电路181、182的第二导电线圈182的导电连接件120的几何分布。
在不损害基本原理的情况下，细节和实施例可以相对于仅通过示例描述的内容变化，甚至显著变化，而不脱离保护范围。
保护范围由附属权利要求确定。
Claims (6)
1.一种半导体器件，其特征在于，所述器件包括：
至少一个半导体芯片，被嵌入在绝缘包封件的第一部分中；以及
至少一个导电线圈，在所述绝缘包封件的第二部分之上，所述第二部分与所述绝缘包封件的所述第一部分至少部分地不重叠，所述至少一个导电线圈具有平面线圈几何形状以及到所述至少一个半导体芯片的导电连接件的几何分布；
层的堆叠结构，在所述绝缘包封件之上，所述绝缘包封件具有嵌入在所述绝缘包封件的所述第一部分中的所述半导体芯片，其中层的所述堆叠结构中的所述层包括导电的相应图案以及电绝缘区域；
其中导电的所述相应图案：
具有所述平面线圈几何形状，以提供所述至少一个导电线圈；以及
具有所述几何分布，以提供所述导电连接件。
2.根据权利要求1所述的半导体器件，其特征在于，层的所述堆叠结构包括在所述半导体芯片的表面上的基底层，所述基底层包括电绝缘区域以及具有所述几何分布的导电的至少一个相应图案。
3.根据权利要求2所述的半导体器件，其特征在于，所述至少一个导电线圈包括：
第一导电线圈，具有第一平面线圈几何形状；以及
第二导电线圈，具有第二平面线圈几何形状，并且被电感耦合至所述第一导电线圈以提供变压器电路；并且
其中层的所述堆叠结构包括：
电绝缘的第一层，在所述第一层处具有导电的第一图案，所述第一图案具有所述第一平面线圈几何形状，并且提供所述变压器电路的所述第一导电线圈；以及
电绝缘的第二层，在所述第二层处具有导电的第二图案，所述第二图案具有所述第二平面线圈几何形状，并且提供所述变压器电路的所述第二导电线圈。
4.根据权利要求3所述的半导体器件，其特征在于，所述至少一个半导体芯片包括第一半导体芯片和第二半导体芯片，并且其中层的所述堆叠结构包括：
电绝缘的又一层，具有导电的又一图案，所述又一图案提供所述第一半导体芯片到所述变压器电路的所述第一导电线圈和所述第二导电线圈中的至少一个导电线圈的导电连接件的几何分布。
5.根据权利要求3所述的半导体器件，其特征在于，层的所述堆叠结构中的所述层包括味之素堆积膜层。
6.根据权利要求3所述的半导体器件，其特征在于，所述基底层包括味之素堆积膜层。
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