CN220325598U - 一种放大器封装结构 - Google Patents

Abstract

本实用新型公开了一种放大器封装结构，包括：壳体；封装于壳体的晶体管管芯，晶体管管芯包括晶体管和晶体管输入端；输入阻抗匹配电路，包括第一LC输入电路，第一LC输入电路耦合于壳体第一输入端和晶体管输入端之间，包括第一电容和第一电感匹配电路；其中，第一电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第一微带线，所述晶体管输入端通过第二键合线与至少一个所述键合点相连接，第一电容通过第三键合线与至少一个所述键合点相连接。本实用新型第一电感匹配电路/第二电感匹配电路的电感值能够根据需要进行精确匹配，在提高输入/输出阻抗的同时，抑制输出谐波及提高工作效率。

Description

一种放大器封装结构

技术领域

本实用新型涉及射频放大器相关技术领域，特别涉及一种放大器封装结构。

背景技术

射频放大器如GaN HEMT放大器有着较高的截止频率，因此在微波应用上会产生较复杂的谐波，谐波分量不仅会干扰其他通信系统，也会导致放大器的功耗增加及转换效率降低，造成能源浪费。

现有的射频放大器处理谐波的方法是在输出端口做谐波滤波器，但是谐波滤波器的插入损耗不可忽略，会导致放大器的输出功率有一部分损耗在滤波器上，最终输出功率降低，效率降低，能源浪费。

此外，整机上常见的滤波器结构主要是腔体滤波器，主要特点为承受功率大，主要缺点为体积较大，因此导致整机体积较大。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提出一种放大器封装结构，其中第一电感匹配电路/第二电感匹配电路的电感值能够根据需要进行精确匹配，在提高输入输出阻抗的同时，抑制输出谐波及提高工作效率。

本实用新型解决其技术问题所采用的技术方案是：

一方面，一种放大器封装结构，包括：

壳体；

封装于所述壳体的晶体管管芯，所述晶体管管芯包括晶体管和晶体管输入端；

设置于所述晶体管管芯内部的输入阻抗匹配电路，包括第一LC输入电路，所述第一LC输入电路耦合于壳体第一输入端和晶体管输入端之间，包括第一电容和第一电感匹配电路；其中，所述第一电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第一微带线，所述晶体管输入端通过第二键合线与至少一个所述键合点相连接，所述第一电容通过第三键合线与至少一个所述键合点相连接。

优选的，所述第一电感匹配电路的键合点包括三个，分别为第一键合点、第二键合点和第三键合点，所述第一键合点和第二键合点之间、所述第二键合点和第三键合点之间分别设置有第一微带线。

优选的，所述输入阻抗匹配电路还包括π型滤波匹配输入电路；所述π型滤波匹配输入电路耦合于壳体第二输入端和晶体管输入端之间，包括第七键合线、第八键合线、第九键合线、第三电容和第四电容；所述第七键合线、第八键合线、第九键合线依次串联连接于壳体第二输入端和晶体管输入端之间；所述第三电容连接于第七键合线和第八键合线的连接点和参考地之间；所述第四电容连接于第八键合线和第九键合线的连接点和参考地之间。

优选的，所述输入阻抗匹配电路还包括第二LC输入电路；所述第二LC输入电路耦合于壳体第三输入端和晶体管输入端之间，所述第二LC输入电路的结构与第一LC输入电路的结构相同。

优选的，所述第二键合线和第三键合线为金丝键合线。

另一方面，一种放大器封装结构，包括：

壳体，

封装于所述壳体的晶体管管芯，所述晶体管管芯包括晶体管和晶体管输出端；

设置于所述晶体管管芯内部的输出阻抗匹配电路，包括第一LC输出电路，所述第一LC输出电路耦合于晶体管输出端和壳体第一输出端之间，包括第二电容和第二电感匹配电路；其中，所述第二电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第四微带线，所述晶体管输出端通过第五键合线与至少一个所述键合点相连接，所述第二电容通过第六键合线与至少一个所述键合点相连接。

优选的，所述第二电感匹配电路的键合点包括三个，分别为第四键合点、第五键合点和第六键合点，所述第四键合点和第五键合点之间、所述第五键合点和第六键合点之间分别设置有第四微带线。

优选的，所述输出阻抗匹配电路还包括π型滤波匹配输出电路；所述π型滤波匹配输出电路耦合于晶体管输出端与壳体第二输出端之间，包括第十键合线、第十一键合线、第十二键合线、第五电容和第六电容；所述第十键合线、第十一键合线、第十二键合线依次串联连接于晶体管输出端与壳体第二输出端之间；所述第五电容连接于第十键合线和第十一键合线的连接点和参考地之间；所述第六电容连接于第十一键合线和第十二键合线的连接点和参考地之间。

优选的，所述输出阻抗匹配电路还包括第二LC输出电路；所述第二LC输出电路耦合于晶体管输出端和壳体第三输出端之间，所述第二LC输出电路的结构与第一LC输出电路的结构相同。

优选的，所述第五键合线和第六键合线为金丝键合线。

本实用新型具有如下有益效果：

(1)本实用新型在输入端耦合包括第一LC输入电路的输入阻抗匹配电路或者在输出端耦合包括第一LC输出电路的输出阻抗匹配电路，输入阻抗匹配电路或输出阻抗匹配电路的电感值根据第一微带线或第四微带线的接线方式不同而变化，以精确匹配到不同电感值，从而在工作频率内提高输入阻抗和输出阻抗，同时降低匹配Q值至小于0.5，实现提高放大器的工作效率、抑制放大器输出谐波及方便使用；

(2)本实用新型的第一电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第一微带线，通过改变晶体管输入端连接的键合点实现放大器输入端电感值的精确匹配；对应的，所述第二电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第四微带线，通过改变晶体管输出端连接的键合点实现放大器输出端电感值的精确匹配；

(3)本实用新型的输入阻抗匹配电路还包括π型滤波匹配输入电路，输出阻抗匹配电路还包括π型滤波匹配输出电路，以进一步提高输入阻抗和输出阻抗及进行滤波，提高放大器的工作效率、抑制放大器输出谐波及方便使用。

以下结合附图及实施例对本实用新型作进一步详细说明，但本实用新型的一种放大器封装结构不局限于实施例。

附图说明

图1为本发明实施例一的放大器封装结构的整体示意图；

图2为本发明实施例一的晶体管及电感匹配电路的示意图；

图3为本发明实施例一的第一电感匹配电路的示意图；

图4为本发明实施例一的第一电感匹配电路的等效电路示意图；

图5为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图一；

图6为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图二；

图7为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图三；

图8为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图四；

图9为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图五；

图10为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图六；

图11为本发明实施例一的第一电感匹配电路与晶体管输入端的连接示意图七；

图12为本发明实施例一的晶体管输入等效电路图；

图13为本发明实施例一的增加第一LC输入电路后的等效电路图；

图14为本发明实施例一的增加第一LC输入电路和π型滤波匹配输入电路后的等效电路图；

图15为本发明实施例一的增加第一LC输入电路和π型滤波匹配输入电路后的谐波等效电路图；

图16为本发明实施例一的增加第一LC输入电路和π型滤波匹配输入电路后的基波和谐波测试结果图；

图17为本发明实施例二的放大器封装结构的整体示意图；

图18为本发明实施例二的晶体管及电感匹配电路的示意图；

图19为本发明实施例的晶体管输出等效电路图；

图20为本发明实施例的增加第一LC输出电路后的等效电路图；

图21为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的等效电路图；

图22为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的谐波等效电路图；

图23为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的基波和谐波测试结果图；

图24为本发明实施例三的放大器封装结构的整体示意图；

图25为本发明实施例三的晶体管及电感匹配电路的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本发明的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置有”、“套设/接”、“连接”等，应做广义理解，例如“连接”，可以是固定连接，也可以是可拆卸连接，或一体地连接，可以是机械连接，也可以是电连接，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

实施例一

参见图1和图2所示，本实施例一种放大器封装结构，包括：

壳体10；

封装于所述壳体10的晶体管管芯20，所述晶体管管芯20包括晶体管201和晶体管输入端202；

设置于所述晶体管管芯20内部的输入阻抗匹配电路，包括第一LC输入电路，所述第一LC输入电路耦合于壳体第一输入端101和晶体管输入端202之间，包括连接于壳体第一输入端101和晶体管输入端202之间的第一电容C1和第一电感匹配电路204；其中，所述第一电感匹配电路204包括至少两个键合点，相邻的两个键合点之间设置有第一微带线M1，所述晶体管输入端202通过第二键合线M2与至少一个所述键合点相连接，所述第一电容C1通过第三键合线M3与至少一个所述键合点相连接；所述第一电容为上下极平行板电容，下极板连接壳体参考地，上极板用于键合打线。

需要说明的是，用于连接的第二键合线M2和第三键合线M3可以包括一条，也可以包括两条或多条，具体根据需要调整。

此外，所述第一电容C1和壳体第一输入端101之间通过键合线进行连接。所述第一电容为上下极平行板电容，下极板通过烧结工艺，连接于壳体参考地，上极板用于金丝键合打线。

本实施例中，所述第二键合线M2和第三键合线M3可以为金丝键合线。

所述第一微带线M1是在晶体管上方(具体为晶体管的有源区外的介质层的上表面处)利用薄膜金属蒸镀工艺进行高精度微带电感制作。

参见图2所示，本实施例中所述第一电感匹配电路204的键合点包括三个，分别为第一键合点Pad1、第二键合点Pad2和第三键合点Pad3，所述第一键合点Pad1和第二键合点Pad2之间、所述第二键合点Pad2和第三键合点Pad3之间分别设置有第一微带线M1。

进一步的，所述输入阻抗匹配电路还包括第二LC输入电路；所述第二LC输入电路耦合于壳体第三输入端103和晶体管输入端202之间，所述第二LC输入电路的结构与第一LC输入电路的结构相同。本实施例中，所述第二LC输入电路包括第一电容C1和第三电感匹配电路206。

所述第二LC输入电路的设置进一步满足对阻抗的多种调节需求。

具体的，所述第一电感匹配电路204和第三电感匹配电路206可以通过薄膜金属蒸镀工艺，添加在管芯上方。本实施例中，所述第一电感匹配电路204设置在晶体管的左上方，所述第三电感匹配电路206设置在晶体管的左下方，以便于与晶体管输入端202或输出端进行连接。

参见图3～图11所示，本实施例以第一电感匹配电路204为例进行说明电感的匹配方法。

具体的，参见图4所示，可以将第一键合点Pad1和第二键合点Pad2之间的第一微带线M1等效成一电感，将第二键合点Pad2和第三键合点Pad3之间的第一微带线M1等效成另一电感。需要说明的是，第一键合点Pad1和第二键合点Pad2之间的第一微带线M1与第二键合点Pad2和第三键合点Pad3之间的第一微带线M1可以是材质、长度、直径、形状等完全一样的键合线，也可以是部分一样或均不一样的键合线，具体不做限制。

参见图5～图11所示，为第一电感匹配电路204与晶体管输入端202的六种连接示意图，晶体管输入端202通过第二键合线M2连接到第一键合点Pad1、第二键合点Pad2和第三键合点Pad3中的任意一个点或多个点，结合第一电容C1与第一键合点Pad1、第二键合点Pad2和第三键合点Pad3的连接方式，来实现对电感值的调节，最终实现对第一LC输入电路阻抗的精确匹配，满足不同的需求。

具体的，图5中，晶体管输入端202通过三条第二键合线M2分别连接到第一键合点Pad1、第二键合点Pad2和第三键合点Pad3；图6中，晶体管输入端202通过两条第二键合线M2分别连接到第二键合点Pad2和第三键合点Pad3；图7中，晶体管输入端202通过两条第二键合线M2分别连接到第一键合点Pad1和第三键合点Pad3；图8中，晶体管输入端202通过两条第二键合线M2分别连接到第二键合点Pad2和第三键合点Pad3；图9中，晶体管输入端202通过一条第二键合线M2分别连接到第一键合点Pad1；图10中，晶体管输入端202通过一条第二键合线M2分别连接到第二键合点Pad2；图11中，晶体管输入端202通过一条第二键合线M2分别连接到第三键合点Pad3。

参见图1所示，本实施例中，所述输入阻抗匹配电路还包括π型滤波匹配输入电路；所述π型滤波匹配输入电路耦合于壳体第二输入端105和晶体管输入端202之间，包括第七键合线M7、第八键合线M8、第九键合线M9、第三电容C3和第四电容C4；所述第七键合线M7、第八键合线M8、第九键合线M9依次串联连接于壳体第二输入端105和晶体管输入端202之间；所述第三电容C3的上极板连接第七键合线M7和第八键合线M8的连接点，所述第三电容C3的下极板烧结连接参考地；所述第四电容C4的上极板连接第八键合线M8和第九键合线M9的连接点，所述第四电容C4的下极板烧结连接参考地。

π型滤波匹配输入电路，能够进一步提高输入阻抗及进行滤波，实现提高放大器的工作效率、抑制放大器输出谐波及方便使用。

在本实施例中，第一输入端101、第二输入端105、第三输入端103为输入引脚，其中第一输入端101、第三输入端103为辅助引脚，第二输入端105为射频输入引脚；第一输入端101和第三输入端103连接外部可悬空，或连接直流供电电压，或并联大电容接地进行滤波和进一步弥补第一电容C1和第二电容C2的容值。需要说明的是，用于连接的第七键合线M7、第八键合线M8和第九键合线M9可以包括一条，也可以包括两条或多条，具体根据需要调整。

本实施例中，所述第七键合线M7、第八键合线M8和第九键合线M9。

此外，本实施例所述的第一微带线M1至第三键合线M3，及第七键合线M7至第九键合线M9可以是材质、长度、直径、形状等完全一样的键合线，也可以是部分一样或均不一样的键合线，具体不做限制。

参见图12所示，为本发明实施例的晶体管输入等效电路图。晶体管输入等效电路包括串联连接的电阻R1和电容C7，具体的，电容C7为栅源寄生电容，电阻R1为栅电阻。

参见图13所示，为本发明实施例的增加第一LC输入电路后的等效电路图。第一LC输入电路等效为串联连接的电感L1及第一电容C1，即第一电感匹配电路等效为电感L1。所述第一LC输入电路与晶体管输入等效电路并联。

参见图14所示，为本发明实施例的增加第一LC输入电路和π型滤波匹配输入电路后的等效电路图。π型滤波匹配输入电路等效为：串联的三个电感L2、L3和L4，以及第三电容C3和第四电容C4，即第七键合线、第八键合线、第九键合线分别等效为电感L2、L3和L4。所述第三电容C3设置在电感L2与L3的连接点和参考地之间，所述第四电容C4设置在电感L3和L4的连接点和参考地之间。第四电感L4的输出端与所述第一LC输入电路和晶体管输入等效电路分别相连接。

参见如下表1所示，为在三种不同频率下，基于图12、图13和图14测得的阻抗，其中Zin1为基于图12测得的阻抗，Zin2为基于图13测得的阻抗，Zin3为基于图14测得的阻抗，从表1可以看出，图13的阻抗较图12有了较大的增幅，图14的阻抗较图13进一步有了增幅。

表1

参见如下表2所示，为在三种不同频率下，基于表1中的Zin1、Zin2和Zin3求得的Q值(虚部数值除以实部数值的绝对值)，其中Q1对应Zin1的Q值，Q2对应Zin2的Q值，Q3对应Zin3的Q值，从表2可以看出，图12和图13的等效电路的Q值均小于0.5。

表2

参见图15所示，为本发明实施例的增加第一LC输入电路和π型滤波匹配输入电路后的谐波等效电路图。由于谐波的等效电路考虑的是对不同频率的响应，因此没有包括晶体管输入等效电路。

参见图16所示，为本发明实施例的增加第一LC输入电路和π型滤波匹配输入电路后的基波和谐波测试结果图。从图16可以看出，增加第一LC输入电路和π型滤波匹配输入电路后，放大器谐波处的抑制达到了-24dBc以上。

实施例二

参见图17和图18所示，本实施例一种放大器封装结构，包括：

壳体10；

封装于所述壳体10的晶体管管芯20，所述晶体管管芯20包括晶体管201和晶体管输出端203；

设置于所述晶体管管芯20内部的输出阻抗匹配电路，包括第一LC输出电路，所述第一LC输出电路耦合于晶体管输出端203和壳体第一输出端102之间，包括连接于壳体第一输出端102和晶体管输出端203之间的第二电容C2和第二电感匹配电路205；其中，所述第二电感匹配电路205包括至少两个键合点，相邻的两个键合点之间设置有第四微带线M4，所述晶体管输出端203通过第五键合线M5与至少一个所述键合点相连接，所述第二电容C2通过第六键合线M6与至少一个所述键合点相连接；所述第二电容为上下极平行板电容，下极板连接壳体参考地，上极板用于键合打线。

需要说明的是，用于连接的第五键合线M5和第六键合线M6可以包括一条，也可以包括两条或多条，具体根据需要调整。

此外，所述第二电容C2和壳体第一输出端102之间通过键合线进行连接。所述第二电容为上下极平行板电容，下极板通过烧结工艺，连接于壳体参考地，上极板用于金丝键合打线。

本实施例中，所述第五键合线M5和第六键合线M6可以为金丝键合线。

所述第四微带线M4是在晶体管上方(具体为晶体管的有源区外的介质层的上表面处)利用薄膜金属蒸镀工艺进行高精度微带电感制作。

参见图18所示，所述第二电感匹配电路205的键合点包括三个，分别为第四键合点Pad4、第五键合点Pad5和第六键合点Pad6，所述第四键合点Pad4和第五键合点Pad5之间、所述第五键合点Pad5和第六键合点Pad6之间分别设置有第四微带线M4。

进一步的，所述输出阻抗匹配电路还包括第二LC输出电路；所述第二LC输出电路耦合于晶体管输出端203和壳体第三输出端104之间，所述第二LC输出电路的结构与第一LC输出电路的结构相同，本实施例中，所述第二LC输出电路包括第二电容C2和第四电感匹配电路207。

所述第二LC输出电路的设置进一步满足对阻抗的多种调节需求。

具体的，所述第二电感匹配电路205和第四电感匹配电路207可以通过薄膜金属蒸镀工艺，添加在管芯上方。本实施例中，所述第二电感匹配电路205设置在晶体管的右上方，所述第四电感匹配电路207设置在晶体管的右下方，以便于与晶体管输入端202或输出端进行连接。

本实施例所述第二电感匹配电路205和第四电感匹配电路207的电感的匹配方法与第一电感匹配电路204相同，本实施例不再重复说明。

参见图1所示，本实施例中，所述输出阻抗匹配电路还包括π型滤波匹配输出电路；所述π型滤波匹配输出电路耦合于晶体管输出端203与壳体第二输出端106之间，包括第十键合线M10、第十一键合线M11、第十二键合线M12、第五电容C5和第六电容C6；所述第十键合线M10、第十一键合线M11、第十二键合线M12依次串联连接于晶体管输出端203与壳体第二输出端106之间；所述第五电容C5的上极板连接第十键合线M10和第十一键合线M11的连接点，所述第五电容C5的下极板烧结连接参考地；所述第六电容C6的上极板连接第十一键合线M11和第十二键合线M12的连接点，所述第六电容C6的下极板烧结连接参考地。

π型滤波匹配输出电路，能够进一步提高输出阻抗及进行滤波，实现提高放大器的工作效率、抑制放大器输出谐波及方便使用。

第一输出端102、第二输出端106、第三输出端104为输出引脚，其中第一输出端102、第三输出端104为辅助引脚，第二输出端106为射频输出引脚；第一输出端102和第三输出端104连接外部可悬空，或连接直流供电电压，或并联大电容接地进行滤波和进一步弥补第一电容C1和第二电容C2的容值。

需要说明的是，用于连接的第十键合线M10、第十一键合线M1和第十二键合线M12可以包括一条，也可以包括两条或多条，具体根据需要调整。

本实施例中，所述第十键合线M10、第十一键合线M11、第十二键合线M12可以为金丝键合线。

此外，本实施例所述的第四微带线M4至第六键合线M6，及第十键合线M10至第十二键合线M12可以是材质、长度、直径、形状等完全一样的键合线，也可以是部分一样或均不一样的键合线，具体不做限制。

参见图19所示，为本发明实施例的晶体管输出等效电路图。晶体管输出等效电路包括并联的电阻R2和电容C8，具体的，C8为为漏源寄生电容，R2为漏电阻。

参见图20所示，为本发明实施例的增加第一LC输出电路后的等效电路图。第一LC输出电路等效为串联连接的电感L5及第二电容C2，即第二电感匹配电路等效为电感L5。所述第一LC输出电路与晶体管输出等效电路并联。

参见图21所示，为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的等效电路图。π型滤波匹配输出电路等效为：串联的三个电感L6、L7和L8，以及第五电容C5和第六电容C6，即第十键合线、第十一键合线、第十二键合线分别等效为电感L6、L7和L8。所述第五电容设置在电感L6与L7的连接点和参考地之间，所述第六电容设置在电感L7和L8的连接点和参考地之间。第五电感的输出端与所述第一LC输出电路和晶体管输出等效电路分别相连接。

参见如下表3所示，为在三种不同频率下，基于图19、图20和图22测得的阻抗，其中Zin1为基于图19测得的阻抗，Zin2为基于图20测得的阻抗，Zin3为基于图21测得的阻抗，从表3可以看出，图20的阻抗较图19有了较大的增幅，图21的阻抗较图20进一步有了增幅。

表3

参见如下表4所示，为在三种不同频率下，基于表3中的Zin1、Zin2和Zin3求得的Q值(虚部数值除以实部数值的绝对值)，其中Q1对应Zin1的Q值，Q2对应Zin2的Q值，Q3对应Zin3的Q值，从表4可以看出，图20和图21的等效电路的Q值均小于0.5。

表4

参见图22所示，为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的谐波等效电路图；由于谐波的等效电路考虑的是对不同频率的响应，因此没有包括晶体管输出等效电路。

参见图23所示，为本发明实施例的增加第一LC输出电路和π型滤波匹配输出电路后的基波和谐波测试结果图。从图23可以看出，增加第一LC输出电路和π型滤波匹配输出电路后，放大器谐波处的抑制达到了-24dBc以上。

实施例三

参见图24和图25所示，本实施例一种放大器封装结构，包括：

壳体10；

封装于所述壳体10的晶体管管芯20，所述晶体管管芯20包括晶体管201、晶体管输入端202和晶体管输出端203；

设置于所述晶体管管芯20内部的输入阻抗匹配电路，包括第一LC输入电路，所述第一LC输入电路耦合于壳体第一输入端101和晶体管输入端202之间，包括连接于壳体第一输入端101和晶体管输入端202之间的第一电容C1和第一电感匹配电路204；其中，所述第一电感匹配电路204包括至少两个键合点，相邻的两个键合点之间设置有第一微带线M1，所述晶体管输入端202通过第二键合线M2与至少一个所述键合点相连接，所述第一电容C1通过第三键合线M3与至少一个所述键合点相连接；所述第一电容为上下极平行板电容，下极板连接壳体参考地，上极板用于键合打线；

设置于所述晶体管管芯20内部的输出阻抗匹配电路，包括第一LC输出电路，所述第一LC输出电路耦合于晶体管输出端203和壳体第一输出端102之间，包括连接于壳体第一输出端102和晶体管输出端203之间的第二电容C2和第二电感匹配电路205；其中，所述第二电感匹配电路205包括至少两个键合点，相邻的两个键合点之间设置有第四微带线M4，所述晶体管输出端203通过第五键合线M5与至少一个所述键合点相连接，所述第二电容C2通过第六键合线M6与至少一个所述键合点相连接；所述第二电容为上下极平行板电容，下极板连接壳体参考地，上极板用于键合打线。

本实施例的具体实现同实施例一和实施例二，此处不再重复说明。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进，这些改进也应视为本实用新型的保护范围。

Claims (10)

1.一种放大器封装结构，其特征在于，包括：

壳体；

封装于所述壳体的晶体管管芯，所述晶体管管芯包括晶体管和晶体管输入端；

设置于所述晶体管管芯内部的输入阻抗匹配电路，包括第一LC输入电路，所述第一LC输入电路耦合于壳体第一输入端和晶体管输入端之间，包括第一电容和第一电感匹配电路；其中，所述第一电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第一微带线，所述晶体管输入端通过第二键合线与至少一个所述键合点相连接，所述第一电容通过第三键合线与至少一个所述键合点相连接。

2.根据权利要求1所述的放大器封装结构，其特征在于，所述第一电感匹配电路的键合点包括三个，分别为第一键合点、第二键合点和第三键合点，所述第一键合点和第二键合点之间、所述第二键合点和第三键合点之间分别设置有第一微带线。

3.根据权利要求1所述的放大器封装结构，其特征在于，所述输入阻抗匹配电路还包括π型滤波匹配输入电路；所述π型滤波匹配输入电路耦合于壳体第二输入端和晶体管输入端之间，包括第七键合线、第八键合线、第九键合线、第三电容和第四电容；所述第七键合线、第八键合线、第九键合线依次串联连接于壳体第二输入端和晶体管输入端之间；所述第三电容连接于第七键合线和第八键合线的连接点和参考地之间；所述第四电容连接于第八键合线和第九键合线的连接点和参考地之间。

4.根据权利要求1所述的放大器封装结构，其特征在于，所述输入阻抗匹配电路还包括第二LC输入电路；所述第二LC输入电路耦合于壳体第三输入端和晶体管输入端之间，所述第二LC输入电路的结构与第一LC输入电路的结构相同。

5.根据权利要求1所述的放大器封装结构，其特征在于，所述第二键合线和第三键合线为金丝键合线。

6.一种放大器封装结构，其特征在于，包括：

壳体，

封装于所述壳体的晶体管管芯，所述晶体管管芯包括晶体管和晶体管输出端；

设置于所述晶体管管芯内部的输出阻抗匹配电路，包括第一LC输出电路，所述第一LC输出电路耦合于晶体管输出端和壳体第一输出端之间，包括第二电容和第二电感匹配电路；其中，所述第二电感匹配电路包括至少两个键合点，相邻的两个键合点之间设置有第四微带线，所述晶体管输出端通过第五键合线与至少一个所述键合点相连接，所述第二电容通过第六键合线与至少一个所述键合点相连接。

7.根据权利要求6所述的放大器封装结构，其特征在于，所述第二电感匹配电路的键合点包括三个，分别为第四键合点、第五键合点和第六键合点，所述第四键合点和第五键合点之间、所述第五键合点和第六键合点之间分别设置有第四微带线。

8.根据权利要求6所述的放大器封装结构，其特征在于，所述输出阻抗匹配电路还包括π型滤波匹配输出电路；所述π型滤波匹配输出电路耦合于晶体管输出端与壳体第二输出端之间，包括第十键合线、第十一键合线、第十二键合线、第五电容和第六电容；所述第十键合线、第十一键合线、第十二键合线依次串联连接于晶体管输出端与壳体第二输出端之间；所述第五电容连接于第十键合线和第十一键合线的连接点和参考地之间；所述第六电容连接于第十一键合线和第十二键合线的连接点和参考地之间。

9.根据权利要求6所述的放大器封装结构，其特征在于，所述输出阻抗匹配电路还包括第二LC输出电路；所述第二LC输出电路耦合于晶体管输出端和壳体第三输出端之间，所述第二LC输出电路的结构与第一LC输出电路的结构相同。

10.根据权利要求6所述的放大器封装结构，其特征在于，所述第五键合线和第六键合线为金丝键合线。