CN219997875U - 一种存储器保护模块、集成电路芯片及其测试电路 - Google Patents

Abstract

本实用新型公开了一种存储器保护模块，保护模块用于保护存储器，保护模块内表面设有与对应存储器匹配的内部接口，保护模块外表面设有与外部电路连接的外部接口，外部接口与内部接口互相对应连接。一种集成电路芯片，每个保护模块内对应设有一个存储器，保护模块罩设在存储器外，保护模块的内部设有用于放置存储器的空腔。一种测试电路，内建自测试电路模块连接输出接口模块的一端和输入接口模块的一端，用于对该集成电路进行自动化测试和故障诊断；保护模块连接输出接口模块的另一端和输入接口模块的另一端。实现存储器与测试电路的隔离，避免元器件被放置在存储器周边，降低长路径时序问题以及线路拥堵问题出现的概率。

Description

一种存储器保护模块、集成电路芯片及其测试电路

技术领域

本实用新型涉及芯片测试技术领域，尤其是涉及一种存储器保护模块、集成电路芯片及其测试电路。

背景技术

可测试性设计(Design for Testability，DFT)是一种集成电路设计技术，它将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。电路测试有时并不容易，这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构，例如扫描链等，内部信号可以暴露给电路外部。总之，在设计阶段添加这些结构虽然增加了电路的复杂程度，看似增加了成本，但是往往能够在测试阶段节约更多的时间和金钱。内建自测试(built-in self-test，BIST)是可测试性设计的一种实现技术。Mbist是存储器memorybuild-in-self test的缩写，意为存储器内建自测试。“内建”的含义是指针对存储器的测试向量由内建的存储器测试逻辑自动产生，而非外部测试机台(ATE：Auto-Test-Equipment)生成。Mbist作为常用的针对存储器的测试方法，采用直接连接存储器的方法，没有保护设置，在使用时容易受到损伤，如图1所示，芯片内共有16个存储器，共分四排，左右各两排，除存储器外的电路放置在中部的空间。C1、C2所示缝隙，因为预留空间狭小，远离主要电路所在，一旦有元器件进入，会增大出现难以解开的线路拥堵以及很难修正的时序电路的概率，而且繁多的接口数会显著增加周边电路的复杂度，增加人工和工具的投入使用，并给后端其他设计流程带来一些额外的麻烦。

发明内容

发明目的：本实用新型的目的是实现对存储器与测试电路的隔离，有利于在接下来的后端设计中避免元器件被放置在存储器周边，进而降低因此导致的长路径时序问题以及线路拥堵问题出现的概率。

技术方案：为了实现上述发明目的，本实用新型的一种存储器保护模块，包括保护模块，所述保护模块用于保护存储器，所述保护模块内表面设有与对应存储器匹配的内部接口，所述保护模块外表面设有与外部电路连接的外部接口，所述外部接口与所述内部接口互相对应连接。

一种集成电路芯片，包括保护模块，每个保护模块内对应设有一个存储器，所述保护模块罩设在所述存储器外，所述保护模块的内部设有用于放置所述存储器的空腔。

进一步地，相邻保护模块之间设有用于布线的缝隙。在工具层面对测试电路和存储器进行了一定的隔离，使得在用工具进行自动布局布线时把元件放置在保护模块缝隙中的概率大大降低，即使出现少量个例，也因为不与存储器存在相同模块内，而便于进行手动移动操作，确保预期的只用于走线的缝隙不被加塞元件，并避免因此出现长路径时序电路或者线路拥堵。

进一步地，所述存储器设置悬空的接口相对应的所述保护模块不设置接口。减少测试电路不需要的接口，以利于节约。

进一步地，所述保护模块为壳体、电路或芯片。

进一步地，所述保护模块的尺寸根据所述存储器的大小设定。

更具体地说，所述存储器的大小为1664х128或2860х128。

优选地，所述保护模块内只有存储器这一个元件。

一种测试电路，包括保护模块、输出接口模块、输入接口模块和内建自测试电路模块，

所述内建自测试电路模块连接所述输出接口模块的一端和所述输入接口模块的一端，用于对该测试电路进行自动化测试和故障诊断；

所述保护模块连接所述输出接口模块的另一端和所述输入接口模块的另一端；

所述输出接口模块和所述输入接口模块用于控制所述保护模块的输出输入导向。

进一步地，所述输出接口模块与所述输入接口模块数量相同。

进一步地，所述输出接口模块和所述输入接口模块均包括数据选择器和缓冲器。

进一步地，所述内建自测试电路模块包括一个或多个测试模块。

更具体地说，所述测试模块用于编写和执行单元测试，以确保代码的正确性、稳定性和可靠性。它提供了各种功能和断言来测试函数和方法的行为，包括输入验证、异常处理和输出检查等。通过使用测试模块，开发人员可以更加自信地修改和优化代码，同时快速发现可能存在的问题并进行修复。

有益效果：本实用新型实施例相对于常规模块而言，实现对存储器和测试电路的隔离，有利于在接下来的后端设计中避免元器件被放置在存储器周边，进而降低因此导致的长路径时序问题以及线路拥堵问题出现的概率。提出的在集成电路内建自测试电路后端设计中给存储器加保护域的模块，在后端设计中对存储器和测试电路进行了一定的隔离，增加了其他后端工程师进行布局绕线的自由度，也降低了工具布局绕线中把测试电路中的一些元器件塞入存储器之间缝隙的可能性，从而提高整个后端设计的效率。

附图说明

图1是未设置保护模块的集成电路存储器结构示意图；

图2是实施例1保护模块结构示意图；

图3是实施例2相同型号的保护模块周边电路结构示意图；

图4是实施例2不同型号的保护模块周边电路结构示意图；

图5是实施例3测试电路结构示意图。

具体实施方式

下面结合实施例和附图对本实用新型进行进一步说明。

实施例1

如图2所示，一种存储器保护模块，包括保护模块1，保护模块1用于保护存储器2，保护模块1内表面设有与对应存储器2匹配的内部接口，保护模块1外表面设有与外部电路连接的外部接口，外部接口与内部接口互相对应连接。

其中存储器2的A引脚是地址输入引脚，当数据被读取或写入存储器时，CPU或其他处理器通过A引脚发送一个地址信号，以指定要访问的存储单元；

存储器2的CLK引脚是用来接收时钟信号的输入引脚。时钟信号被用来同步存储器中的读写操作，使得这些操作在正确的时间执行；

存储器2的D引脚是数据输入/输出引脚。当存储器2被读取时，它将存储在其中的数据通过D引脚输出；当存储器被写入时，数据则通过D引脚输入到存储器2中。这个引脚通常与CPU或其他处理器的数据总线相连接，以实现数据的传输和交换；

存储器2的WE引脚是Write Enable(写使能)引脚，用于控制存储器的写操作。当WE引脚被拉低时，存储器可以执行写入操作；当WE引脚保持高电平时，存储器处于读取模式；

存储器2的LE引脚是Latch Enable(锁存使能)引脚，用于控制存储器的数据锁存操作。当LE引脚被拉高时，存储器内部的数据被锁存；当LE引脚保持低电平时，存储器处于正常工作状态。LE引脚通常用于在写入数据之前将数据先锁存起来，以确保写入操作的准确性；

存储器2的RST引脚是Reset(复位)引脚，用于将存储器的内部状态清零，使其返回到初始状态。当RST引脚被拉低时，存储器的内部状态被清零；当RST引脚保持高电平时，存储器处于正常工作状态。RST引脚通常用于在系统初始化或故障恢复时对存储器进行复位操作；

存储器2的BYPASS引脚，用来直接将信号传递到下一个设备或组件，以检查存储器是否正常工作；

存储器2的Q引脚是输出引脚，用于输出存储器中存储的数据或状态信息。当进行读取操作时，存储器将存储的数据从Q引脚输出到外部系统或设备；当进行写入操作时，Q引脚通常不直接使用，而是通过其他输入引脚来写入数据。Q引脚也可以用于级联多个存储器的数据传输。

实施例2

一种集成电路芯片，包括保护模块1，每个保护模块1内对应设有一个存储器2，保护模块1罩设在存储器2外，保护模块1的内部设有用于放置存储器2的空腔3。存储器2设置悬空的接口相对应的保护模块1不设置接口。相邻保护模块1之间设有用于布线的缝隙，保护模块1可以为壳体、电路或芯片。保护模块1的尺寸根据存储器2的大小设定。

在一个实施例中，如图3所示，共有16个大小为2860×128的存储器2，共分四排，左右各两排，除存储器2外的电路放置在中部的空间。虚线代表的保护模块1将存储器2包裹在内。C1、C2所示缝隙，因为预留空间狭小，远离主要电路所在，一旦有元器件进入，会增大出现难以解开的线路拥堵以及很难修正的时序电路的概率。本实施例中保护模块1的存在使工具层面对测试电路和存储器2进行了一定的隔离，隔离了这些复杂电路与存储器2的关联，使得在用工具进行自动布局布线时把元件放置在C1、C2这类缝隙中的概率大大降低，即使出现少量个例也因为不与存储器2存在相同保护模块1内而便于进行手动移动操作，确保预期的只用于走线的缝隙不被加塞元件，并避免因此出现长路径时序电路或者线路拥堵。

在另一个实施例中，如图4所示，共有20个两种型号的存储器2，其中大小为1664×128的存储器2有8个，对应的保护模块1也有8个，大小为2860×128的存储器2有12个，对应的保护模块1也有12个。大体上呈凹型排布，除存储器2外的电路放置在凹型内的空间。虚线代表的保护模块1将存储器2包裹在内。D1、D2、D3为包裹存储器2的保护模块1之间的缝隙，仅预留走线的空间，并不希望有元件被放置在这里。D1、D2所示的缝隙为同一种类型，为存储器2区域内缝隙，这样的缝隙内放入元件，会挤占走线空间，还会使该元件所在路径成为长路径，大概率出现时序问题，且由于线路长，经过缝隙窄，很难修正，所说在使用过程中，仅用来布线；D3所示缝隙为存储器2与其他电路交汇处，与存储器2接口相连的引线从这里进出，使得这里的引线多且密，也是不适合摆放过多元件的地方，不然会导致线路拥堵，进而引发其它问题。本实施例中保护模块1的存在使工具层面对测试电路和存储器2进行了一定的隔离，隔离了这些复杂电路与存储器2的关联，使得在用工具进行自动布局布线时把元件放置在D1、D2、D3这类缝隙中的概率大大降低，即使出现少量个例也因为不与存储器2存在相同保护模块1内而便于进行手动移动操作，确保预期的只用于走线的缝隙不被加塞元件，并避免因此出现长路径时序电路或者线路拥堵。

实施例3

如图5所示，一种测试电路，包括保护模块1、输出接口模块4、输入接口模块5和内建自测试电路模块6，

内建自测试电路模块6连接输出接口模块4的一端和输入接口模块5的一端，用于对该集成电路进行自动化测试和故障诊断；保护模块连接输出接口模块4的另一端和输入接口模块5的另一端；输出接口模块4和输入接口模块5用来控制保护模块的输出输入导向，输出接口模块4与输入接口模块5数量相同。输出接口模块4和输入接口模块5均包括数据选择器和缓冲器。内建自测试电路模块6包括一个或多个测试模块，测试模块用于编写和执行单元测试。测试电路增加的输出接口模块4和输入接口模块5等都在保护模块1之外，输出接口模块4和输入接口模块5为设计工具提供的测试电路标准模块，其中包含数据选择器和缓冲器等元件，用来控制存储器的输入输出信号的导向，使之在测试模式下为测试电路所控制。

其中，存储器2上名称为BD的接口，其功能并不被功能电路和测试电路所需要，安全模式并不需要确定是高电平还是低电平，可以被省略用来节约接口和走线资源，所以在保护模块上并无对应接口，本身也做了悬空处理。

当前普遍使用的现有技术下存储器内建自测试电路的标准流程，步骤如下：

步骤a1：读取综合产生的网表，分析芯片中的存储器相关信息，包括存储器的数量，大小，时序结构，各存储器的绝对路径等，之后将这些信息写入中间文件；

步骤a2：读取综合产生的网表，上一步产生的中间文件和库文件，根据这些生成测试电路并插入芯片电路中，之后产生含有测试电路的新网表；

步骤a3：对上一步给出的网表做仿真和测试，确保插入测试电路本身可运行并且对芯片正常功能无干扰，无问题后提交给下一位后端工程师。

本实用新型对标准流程进行修改，修改后流程步骤如下：

步骤b1：读取综合后的网表，给存储器加上保护模块，保护模块内只包含存储器一个元件，保护模块上的接口与存储器的接口一一对应，即数量相同、名称相同，相同名称的接口相连接，之后产生新的网表；

步骤b2：对应步骤a1，但读取步骤b1产生的新网表，不过之前的改动一般不影响工具，工具产生的中间文件与步骤a1产生的往往是一样的；

步骤b3：使用文字处理工具打开步骤b2产生的中间文件，修改其中存储器的绝对路径和引用名称等，使之都指向在步骤b1中添加的保护模块，同时修改测试用库文件，建立保护模块可引用的库文件；

步骤b4：对应步骤a2，读取步骤b3产生的中间文件和库文件和步骤b1产生的网表，这一步需要检测工具运行中是否产生错误，有错误需要解决，本步骤会产生含有测试电路的新网表；

步骤b5：对应步骤a3，首先需要检查工具插入的电路是否出现在保护模块内，确定电路都未进入保护模块则说明目的达到，之后对步骤b4产生的网表做仿真和测试，同样要确保插入测试电路本身可运行并且对芯片正常功能无干扰，无问题后提交给下一位后端工程师。

以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种存储器保护模块，其特征在于，包括保护模块，所述保护模块用于保护存储器，所述保护模块内表面设有与对应存储器匹配的内部接口，所述保护模块外表面设有与外部电路连接的外部接口，所述外部接口与所述内部接口互相对应连接。

2.一种集成电路芯片，其特征在于，包括如权利要求1所述的保护模块，每个保护模块内对应设有一个存储器，所述保护模块罩设在所述存储器外，所述保护模块的内部设有用于放置所述存储器的空腔。

3.根据权利要求2所述的一种集成电路芯片，其特征在于，相邻保护模块之间设有用于布线的缝隙。

4.根据权利要求2或3所述的一种集成电路芯片，其特征在于，所述保护模块为壳体、电路或芯片。

5.根据权利要求4所述的一种集成电路芯片，其特征在于，所述保护模块的尺寸根据所述存储器的大小设定。

6.根据权利要求5所述的一种集成电路芯片，其特征在于，所述存储器的大小为1664х128或2860х128。

7.一种测试电路，其特征在于，包括权利要求2-6任一所述的集成电路芯片，还包括输出接口模块、输入接口模块和内建自测试电路模块，

所述内建自测试电路模块连接所述输出接口模块的一端和所述输入接口模块的一端，用于对该测试电路进行自动化测试和故障诊断；

所述保护模块连接所述输出接口模块的另一端和所述输入接口模块的另一端；

所述输出接口模块和所述输入接口模块用于控制所述保护模块的输出输入导向。

8.根据权利要求7所述的一种测试电路，其特征在于，所述输出接口模块与所述输入接口模块数量相同。

9.根据权利要求8所述的一种测试电路，其特征在于，所述输出接口模块和所述输入接口模块均包括数据选择器和缓冲器。

10.根据权利要求7所述的一种测试电路，其特征在于，所述内建自测试电路模块包括一个或多个测试模块，所述测试模块用于编写和执行单元测试。