CN219714396U - 一种高精度自校准磁开关芯片 - Google Patents
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Abstract
本申请公开了一种高精度自校准磁开关芯片，用于提高芯片磁场检测工作的精准度。本申请包括：VCC管脚分别与带隙基准及电流偏置模块和调试校准模块连接；带隙基准及电流偏置模块分别与供电电压模块和参考电压模块连接；数字模块分别与调试校准模块和参考电压模块VREF_COMP连接；惠斯通电桥分别与供电电压模块、GND管脚和低失调比较器连接；低失调比较器分别与参考电压模块、数字模块和第一晶体管NMOS连接；第一晶体管NMOS分别与GND管脚和OUT管脚连接；复用输出模块分别与数字模块、调试校准模块和OUT管脚连接；调试校准模块分别与OUT管脚和Test管脚连接。
Description
技术领域
本申请实施例涉及磁传感器领域，尤其涉及一种高精度自校准磁开关芯片。
背景技术
磁传感器是一种将磁场转换成相应电信号的电子器件，而磁开关属于磁传感器中重要的一类，其通过磁信号进行开关控制的元器件。磁信号具有极强的穿透力，对于常见的障碍物，如塑料、金属、木材、岩石等非导磁材料均能轻易穿透并实现信号的完整传递，且在信号传递过程中不受环境中的尘埃、油污、烟雾、背景光源的影响。磁传感器以其独特的优势广泛应用与各类非接触式控制系统中，具体应用涉及军事国防、医疗电子、工业控制、消费电子等多个领域。
目前磁开关总的可分为两类：传统的一类是以干簧管、电磁感应线圈为代表的非集成型磁开关，另一类是以霍尔效应器件、磁阻效应器件为核心的磁敏感元件，与微电子工艺相结合开发的集成型磁开关。传统的非集成型磁开关由于存在体积大、寿命短、灵敏度低等缺点，逐渐被集成型磁开关所取代。本申请主要描述集成型磁开关。对于一个由完全理想的磁敏元件构成的惠斯通电桥，在零磁场下其磁感应电压为0。但是在实际情况中，由于磁敏元件在制作过程中会发送接触孔不匹配、掺杂浓度注入不均匀、材料的各向异性、几何结构不对称、封装应力等问题，这些都将会使得磁敏元件不匹配，导致失调电压的产生。即在外界磁场强度为0时，磁感应电压不为0，而是存在一个失调电压Vos。对于一个由实际的磁敏元件构成的惠斯通电桥产生的失调电压Vos一般在几毫伏到十几毫伏之间，与磁感应电压处于相同的量级；相比于与外界磁场强度相关的磁感应电压，失调电压Vos与磁场大小不成比例且难以预测其精确值。如果无法将磁感应电压与失调电压分离，接口电路将难以识别，导致结果出现偏差，芯片磁场检测精度与可靠性将受到大幅度影响。这时就需要进行消除失调电压的处理，才能保证芯片磁场检测的精度和可靠性。
目前在业界主流有以下几种技术消除失调电压：双惠斯通电桥失调技术、4惠斯通电桥失调消除技术、旋转电流失调消除技术。本申请主要针对双惠斯通电桥失调技术、4惠斯通电桥失调消除技术提出缺陷。
惠斯通电桥内部集成的磁敏元件可以是Hall、AMR、GMR或者TMR磁阻。而Hall、AMR、GMR或者TMR磁阻会随着外界温度的变化二改变其本身的特性，进而影响惠斯通电桥的磁感应电压输出。在宽温度范围内工作的稳定性会下降，进而降低了整个芯片外加磁场检测的精度。
实用新型内容
本申请公开了一种高精度自校准磁开关芯片，用于提高芯片磁场检测工作的精准度。
本申请第一方面提供了一种高精度自校准磁开关芯片，包括：
惠斯通电桥、供电电压模块Regulator、带隙基准及电流偏置模块BG&Ibias、低失调比较器COMP、参考电压模块VREF_COMP、数字模块Digital TOP、调试校准模块Debug DUT&Cali、复用输出模块MUX和第一晶体管NMOS；
VCC管脚分别与带隙基准及电流偏置模块BG&Ibias和调试校准模块Debug DUT&Cali连接；
带隙基准及电流偏置模块BG&Ibias分别与供电电压模块Regulator和参考电压模块VREF_COMP连接；
数字模块Digital TOP分别与调试校准模块Debug DUT&Cali和参考电压模块VREF_COMP连接；
惠斯通电桥分别与供电电压模块Regulator、GND管脚和低失调比较器COMP连接；
低失调比较器COMP分别与参考电压模块VREF_COMP、数字模块Digital TOP和第一晶体管NMOS连接；
第一晶体管NMOS分别与GND管脚和OUT管脚连接；
复用输出模块MUX分别与数字模块Digital TOP、调试校准模块Debug DUT&Cali和OUT管脚连接；
调试校准模块Debug DUT&Cali分别与OUT管脚和Test管脚连接。
可选的，参考电压模块VREF_COMP包括零温度系数电流模块、正温度系数电流模块、零温度系数电阻R5、PNP三极管、缓冲器A1、缓冲器A2、第二晶体管NMOS、第三晶体管NMOS、电阻R6、参考电压VREF输出、电阻RREF和7比特电流舵型DAC；
零温度系数电流模块、正温度系数电流模块叠加后与零温度系数电阻R5的第一端连接；
零温度系数电阻R5的第一端与缓冲器A1的负极连接，零温度系数电阻R5的第二端与PNP三极管的发射极连接；
PNP三极管的基极和集电极接地；
电阻R6第一端分别与第二晶体管NMOS和缓冲器A1的正极连接，电阻R6第二端接地；
缓冲器A1的输出分别与第二晶体管NMOS和第三晶体管NMOS连接；
第二晶体管NMOS和第三晶体管NMOS还与电源连接；
参考电压VREF输出分为参考电压VREFN和参考电压VREFP，参考电压VREFP分别与第三晶体管NMOS、电阻RREF第一端和7比特电流舵型DAC连接；
参考电压VREFN分别与电阻RREF第二端、缓冲器A2的输出和负极连接；
缓冲器A2的正极与电压VBG_div连接。
可选的，惠斯通电桥由磁敏元件R1、磁敏元件R2、磁敏元件R3、磁敏元件R4组成；
磁敏元件R1、磁敏元件R2、磁敏元件R4、磁敏元件R3依次连接组成电桥。
可选的，磁敏元件R1、磁敏元件R2的接口与低失调比较器COMP连接；
磁敏元件R3、磁敏元件R4的接口与低失调比较器COMP连接；
磁敏元件R2、磁敏元件R4的接口与GND管脚连接；
磁敏元件R1、磁敏元件R2的接口与供电电压模块Regulator连接。
可选的，磁敏元件R1、磁敏元件R2、磁敏元件R3、磁敏元件R4为Hall磁阻、AMR磁阻、GMR磁阻或者TMR磁阻。
可选的，低失调比较器COMP包括第一开关对RST、第二开关对RST、开关对Φ1、开关对Φ1d、开关对Φ2、采样电容CA/CB、第一级失调存储电容C1A/C1B、第二级失调存储电容C2A/C2B、第一级预放大A3、第二级预放大A4、动态锁存比较器Latch和D触发器DFF；
开关对Φ2与采样电容CA/CB连接；
开关对Φ1d与采样电容CA/CB连接；
采样电容CA/CB分别与开关对Φ1和第一级预放大A3连接；
第一级失调存储电容C1A/C1B分别与第一级预放大A3、第二级预放大A4和第一开关对RST连接；
第二级失调存储电容C2A/C2B分别与第二级预放大A4、第二开关对RST和动态锁存比较器Latch连接；
动态锁存比较器Latch与D触发器DFF连接。
可选的，开关对Φ2与惠斯通电桥连接；
开关对Φ1d与参考电压模块VREF_COMP连接。
可选的，高精度自校准磁开关芯片还包括低功耗时钟OSC；
低功耗时钟OSC分别与VCC管脚和带隙基准及电流偏置模块BG&Ibias连接。
可选的，高精度自校准磁开关芯片还包括Timer模块为定时器；
Timer模块为定时器与低功耗时钟OSC连接。
可选的，高精度自校准磁开关芯片还包括欠压保护及过温保护模块UVLO&OTP；
欠压保护及过温保护模块UVLO&OTP分别与VCC管脚、带隙基准及电流偏置模块BG&Ibias和数字模块Digital TOP连接。
从以上技术方案可以看出，本申请实具有以下优点：
本申请中，高精度自校准磁开关芯片包括惠斯通电桥、供电电压模块Regulator、带隙基准及电流偏置模块BG&Ibias、低失调比较器COMP、参考电压模块VREF_COMP、数字模块Digital TOP、调试校准模块Debug DUT&Cali、复用输出模块MUX和第一晶体管NMOS。其中，连接方式如下：VCC管脚分别与带隙基准及电流偏置模块BG&Ibias和调试校准模块Debug DUT&Cali连接。带隙基准及电流偏置模块BG&Ibias分别与供电电压模块Regulator和参考电压模块VREF_COMP连接。数字模块Digital TOP分别与调试校准模块Debug DUT&Cali和参考电压模块VREF_COMP连接。惠斯通电桥分别与供电电压模块Regulator、GND管脚和低失调比较器COMP连接。低失调比较器COMP分别与参考电压模块VREF_COMP、数字模块Digital TOP和第一晶体管NMOS连接。第一晶体管NMOS分别与GND管脚和OUT管脚连接。复用输出模块MUX分别与数字模块Digital TOP、调试校准模块Debug DUT&Cali和OUT管脚连接。调试校准模块Debug DUT&Cali分别与OUT管脚和Test管脚连接。
其中，带隙基准及电流偏置模块BG&Ibias为本申请中的自校准磁开关芯片提供所需的偏置电压和偏置电流。供电电压模块Regulator为惠斯通电桥供电。参考电压模块VREF_COMP为低失调比较器COMP提供电压VREF和Vcm，其中VREF是参考电压，用于和惠斯通电桥感应出来的VIN比较，Vcm是低失调比较器COMP的共模电位。Digital Top是数字模块，处理整个自校准磁开关芯片的数字功能，包括发送和接收修调码值、VREF校准码值等。调试校准模块Debug DUT&cali的功能是实现debug功能和承担外界校准功能，即除了自校准磁开关芯片自动校准外，还可以根据复用结果人为输入校准码去人工配置。MUX是复用模块，将debug模式下的各个重要信号复用出来。当惠斯通电桥内部集成的磁敏元件随着外界温度的变化二改变其本身的特性，进而影响惠斯通电桥的磁感应电压输出时，通过参考电压模块VREF_COMP来对磁感应电压输出进行校准，并且，高精度自校准磁开关芯片内部集成一种基于失调自动调零(AZ)技术的低失调比较器COMP，并具有磁桥偏移自动校准功能和温度补偿功能，实现外界磁场全温度下(-40-125℃)高精度检测，最终使得芯片中的惠斯通电桥的磁感应电压输出稳定，提高整个自校准磁开关芯片外加磁场检测的精度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请中高精度自校准磁开关芯片的一个芯片系统架构示意图；
图2为本申请中高精度自校准磁开关芯片的另一个芯片系统架构示意图；
图3为本申请中高精度自校准磁开关芯片的参考电压模块VREF_COMP的一种电路结构示意图；
图4为本申请中高精度自校准磁开关芯片的低失调比较器COMP的一种电路结构示意图；
图5为本申请中高精度自校准磁开关芯片的低失调比较器COMP开关控制时序图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
现有技术中，对于一个由完全理想的磁敏元件构成的惠斯通电桥，在零磁场下其磁感应电压为0。但是在实际情况中，由于磁敏元件在制作过程中会发送接触孔不匹配、掺杂浓度注入不均匀、材料的各向异性、几何结构不对称、封装应力等问题，这些都将会使得磁敏元件不匹配，导致失调电压的产生。即在外界磁场强度为0时，磁感应电压不为0，而是存在一个失调电压Vos。对于一个由实际的磁敏元件构成的惠斯通电桥产生的失调电压Vos一般在几毫伏到十几毫伏之间，与磁感应电压处于相同的量级；相比于与外界磁场强度相关的磁感应电压，失调电压Vos与磁场大小不成比例且难以预测其精确值。如果无法将磁感应电压与失调电压分离，接口电路将难以识别，导致结果出现偏差，芯片磁场检测精度与可靠性将受到大幅度影响。这时就需要进行消除失调电压的处理，才能保证芯片磁场检测的精度和可靠性。
目前在业界主流有以下几种技术消除失调电压：双惠斯通电桥失调技术、4惠斯通电桥失调消除技术、旋转电流失调消除技术。但是均存在不足之处：
(1)双惠斯通电桥失调技术由于工艺的限制，难以制造出各方面参数完全相同的两个电桥，如此就无法保证两个电桥产生相同的磁感应电压和失调电压，失调消除效果并不明显。
(2)4惠斯通电桥失调消除技术能够减小10到25倍的失调电压，但是所使用的惠斯通电桥必须各个参数完全相同，这对制作工艺的要求极为严苛。此外由于使用了多个惠斯通电桥，将会牺牲更多的版图面积，增加了芯片的成本。
(3)旋转电流失调消除技术与和斩波技术类似，有开关电荷注入、时钟馈通等原因而产生瞬态短暂尖峰，即spikes现象，因此动态失调消除技术并非理想，通常会有1mT(10Gs)的残余失调。采用多相位旋转电流技术可以提升失调电压消除效率与精度，但同时也会增大电路的复杂度而限制传感器芯片的处理速度，同时电路复杂度、面积、成本均会增加。
本申请主要针对双惠斯通电桥失调技术、4惠斯通电桥失调消除技术提出缺陷。
惠斯通电桥内部集成的磁敏元件可以是Hall、AMR、GMR或者TMR磁阻。这四种磁敏元件各自存在特点。
(1)Hall元件的器件本质是以N阱为传感材料的霍尔片，N型半导体材料受载流子浓度、电阻率和迁移率的影响，其特性在宽温度范围内会出现温度漂移现象。
(2)AMR元件和GMR元件的器件本质都为磁性薄膜材料，其温度特性主要体现在晶格热振动和非弹性散射：温度升高，晶格热振动和非弹性散射增强，传导电子有效路程增加，发生散射的概率增大，外在表现为阻值增大。
(3)TMR元件温度特性优于Hall元件、AMR元件和GMR元件。但是要实现高灵敏度的TMR元件，通常采用的方法是多个磁隧穿结串联增加截面积，如此导致工艺偏差更加严重，TMR元件的温度特性恶化。
而Hall、AMR、GMR或者TMR磁阻会随着外界温度的变化二改变其本身的特性，进而影响惠斯通电桥的磁感应电压输出。在宽温度范围内工作的稳定性会下降，进而降低了整个芯片外加磁场检测的精度。
基于此，本申请公开了一种高精度自校准磁开关芯片，用于提高芯片磁场检测工作的精准度。
下面将结合本申请实施例中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1、图2、图3、图4和图5，本申请提供了一种高精度自校准磁开关芯片的一个实施例，包括：
惠斯通电桥、供电电压模块Regulator、带隙基准及电流偏置模块BG&Ibias、低失调比较器COMP、参考电压模块VREF_COMP、数字模块Digital TOP、调试校准模块Debug DUT&Cali、复用输出模块MUX和第一晶体管NMOS；
VCC管脚分别与带隙基准及电流偏置模块BG&Ibias和调试校准模块Debug DUT&Cali连接；
带隙基准及电流偏置模块BG&Ibias分别与供电电压模块Regulator和参考电压模块VREF_COMP连接；
数字模块Digital TOP分别与调试校准模块Debug DUT&Cali和参考电压模块VREF_COMP连接；
惠斯通电桥分别与供电电压模块Regulator、GND管脚和低失调比较器COMP连接；
低失调比较器COMP分别与参考电压模块VREF_COMP、数字模块Digital TOP和第一晶体管NMOS连接；
第一晶体管NMOS分别与GND管脚和OUT管脚连接；
复用输出模块MUX分别与数字模块Digital TOP、调试校准模块Debug DUT&Cali和OUT管脚连接；
调试校准模块Debug DUT&Cali分别与OUT管脚和Test管脚连接。
本实施例中，带隙基准及电流偏置模块BG&Ibias为本申请中的自校准磁开关芯片提供所需的偏置电压和偏置电流。供电电压模块Regulator为惠斯通电桥供电。参考电压模块VREF_COMP为低失调比较器COMP提供电压VREF和Vcm，其中VREF是参考电压，用于和惠斯通电桥感应出来的VIN比较，Vcm是低失调比较器COMP的共模电位。Digital Top是数字模块，处理整个自校准磁开关芯片的数字功能，包括发送和接收修调码值、VREF校准码值等。调试校准模块Debug DUT&cali的功能是实现debug功能和承担外界校准功能，即除了自校准磁开关芯片自动校准外，还可以根据复用结果人为输入校准码去人工配置。MUX是复用模块，将debug模式下的各个重要信号复用出来。当惠斯通电桥内部集成的磁敏元件随着外界温度的变化二改变其本身的特性，进而影响惠斯通电桥的磁感应电压输出时，通过参考电压模块VREF_COMP来对磁感应电压输出进行校准，并且，高精度自校准磁开关芯片内部集成一种基于失调自动调零(AZ)技术的低失调比较器COMP，并具有磁桥偏移自动校准功能和温度补偿功能，实现外界磁场全温度下(-40-125℃)高精度检测，最终使得芯片中的惠斯通电桥的磁感应电压输出稳定，提高整个自校准磁开关芯片外加磁场检测的精度。
本实施例中，自校准磁开关芯片具有两种工作状态，即正常工作状态与工厂配置状态。自校准磁开关芯片正常工作状态下开启自循环唤醒－睡眠检测外界磁场。自校准磁开关芯片的工厂配置状态包括复用(Debug)模式、修调(Trim)模式、Offset自动校准模式、烧写模式等模式，需要根据实际情况来运行对应的模式。自校准磁开关芯片进入Offset自动校准模式时，内部所有模块使能。数字模块Digital TOP将发送使能信号Offset_en和Cali_trim<6:0>到模拟，模拟为除了数字模块Digital TOP和复用输出模块MUX的其余模块。低失调比较器COMP比较当前磁桥参考电压VREF与惠斯通电桥输出电压VIN的大小，得到比较结果，再根据比较结果修改Cali_trim<6:0>，参考电压模块VREF_COMP内部集成磁桥偏移自动校准模块和Cali_trim<6:0>校准磁桥参考电压VREF，使其等于磁桥输出电压VIN。校准完成后将最终的Cali_trim<6:0>寄存，并退出Offset自动校准模式，调试复用管脚Test将重新监听外界命令。除Offset自动校准模式确定VREF的具体大小外，也可根据Debug模式下的复用输出结果直接配置。
本实施例中，参考电压模块VREF_COMP会发送参考电压VREF(VREFN、VREFP)和Vcm给低失调比较器COMP。惠斯通电桥会发送VIN(VINN、VINP)给低失调比较器COMP。低失调比较器COMP会发送Comp_out给数字模块Digital。数字模块Digital会发送Cali_trim<6:0>信号、Offset_en信号和T<2:0>信号给参考电压模块VREF_COMP。数字模块Digital会发送MUX<3:0>给复用输出模块MUX。调试校准模块Debug DUT&Cali会发送Debug_en信号、Debug_trigger信号、Cali_clk信号和Cali_data信号给数字模块Digital。调试校准模块Debug DUT&Cali会发送Debug_en信号给复用输出模块MUX，以使得整个芯片运行。
请参考图3，本实施例中，参考电压模块VREF_COMP包括零温度系数电流模块、正温度系数电流模块、零温度系数电阻R5、PNP三极管、缓冲器A1、缓冲器A2、第二晶体管NMOS、第三晶体管NMOS、电阻R6、参考电压VREF输出、电阻RREF和7比特电流舵型DAC；
零温度系数电流模块、正温度系数电流模块叠加后与零温度系数电阻R5的第一端连接；
零温度系数电阻R5的第一端与缓冲器A1的负极连接，零温度系数电阻R5的第二端与PNP三极管的发射极连接；
PNP三极管的基极和集电极接地；
电阻R6第一端分别与第二晶体管NMOS和缓冲器A1的正极连接，电阻R6第二端接地；
缓冲器A1的输出分别与第二晶体管NMOS和第三晶体管NMOS连接；
第二晶体管NMOS和第三晶体管NMOS还与电源连接；
参考电压VREF输出分为参考电压VREFN和参考电压VREFP，参考电压VREFP分别与第三晶体管NMOS、电阻RREF第一端和7比特电流舵型DAC连接；
参考电压VREFN分别与电阻RREF第二端、缓冲器A2的输出和负极连接；
缓冲器A2的正极与电压VBG_div连接。
本实施例中，自校准磁开关芯片内部参考电压模块VREF_COMP内部集成温度补偿模块，具体为一个零温度系数电流模块I0和正温度系数电流模块Iptat叠加，其差不变，但两部分电流比例可由信号T<2:0>配置。叠加电流流过零温度系数电阻R5和PNP三极管，产生一个负温度系数且温度系数可配置的电压V1。
V1＝(I0-Iptat)R5+VBE＝aR5+VBE
其中，VBE为三极管的基极-发射极电压，a为系数。
电压V1经过缓冲器A1后得到一个负温度系数且温度系数可配置的电流I1：
经电流镜镜像后流过零温度系数电阻RREF后即可产生所需的参考电压VREF：
对温度T进行求导，参考电压VREF温度系数为：
通过信号T<2:0>配置两部分电流比例，使得参考电压VREF的温度系数与磁桥输出电压VIN的温度系数匹配，实现温度补偿。其中，VBE0全温度范围内三极管的平均基极-发射极电压。
零温度系数电流可通过带隙基准电压经过缓冲器后得到，正温度系数电流可通过ΔVGS电压或ΔVBE电压得到，ΔVGS为晶体管的栅源电压VGS的差值，ΔVBE为VBE与VBE0的差值。
可选的，惠斯通电桥由磁敏元件R1、磁敏元件R2、磁敏元件R3、磁敏元件R4组成；
磁敏元件R1、磁敏元件R2、磁敏元件R4、磁敏元件R3依次连接组成电桥。
可选的，磁敏元件R1、磁敏元件R2的接口与低失调比较器COMP连接；
磁敏元件R3、磁敏元件R4的接口与低失调比较器COMP连接；
磁敏元件R2、磁敏元件R4的接口与GND管脚连接；
磁敏元件R1、磁敏元件R2的接口与供电电压模块Regulator连接。
可选的，磁敏元件R1、磁敏元件R2、磁敏元件R3、磁敏元件R4为Hall磁阻、AMR磁阻、GMR磁阻或者TMR磁阻。
请参考图4和图5，低失调比较器COMP包括第一开关对RST、第二开关对RST、开关对Φ1、开关对Φ1d、开关对Φ2、采样电容CA/CB、第一级失调存储电容C1A/C1B、第二级失调存储电容C2A/C2B、第一级预放大A3、第二级预放大A4、动态锁存比较器Latch和D触发器DFF；
开关对Φ2与采样电容CA/CB连接；
开关对Φ1d与采样电容CA/CB连接；
采样电容CA/CB分别与开关对Φ1和第一级预放大A3连接；
第一级失调存储电容C1A/C1B分别与第一级预放大A3、第二级预放大A4和第一开关对RST连接；
第二级失调存储电容C2A/C2B分别与第二级预放大A4、第二开关对RST和动态锁存比较器Latch连接；
动态锁存比较器Latch与D触发器DFF连接。
可选的，开关对Φ2与惠斯通电桥连接；
开关对Φ1d与参考电压模块VREF_COMP连接。
本实施例中，本高精度自校准磁开关芯片内部低失调比较器包括输入采样电容CA/CB、第一级预放大A1、第一级失调存储电容C1A/C1B、第二级预放大A2、第二级失调存储电容C2A/C2B、动态锁存比较器Latch、D触发器DFF，开关对RST、Φ1、Φ1d、Φ2。
本实施例中，自校准磁开关芯片内部低失调比较器COMP基于失调自动调零技术，有采样失调存储和信号比较放大两个工作状态。控制时钟CLK的高电平为采样失调存储状态下，RST开关、Φ1开关、Φ1d开关都闭合，Φ2开关断开，这时候输入采样电容CA/CB采样阈值参考电压VREFP和VREFN，失调存储电容C1A/C1B、C2A/C2B分别存储第一级预放大A1、第二级预放大A2的失调电压。控制时钟CLK的低电平为信号比较放大状态，输入采样电容CA/CB采样磁桥的输出电压VINP和VINN并与前一时刻的阈值参考电压VREFP和VREFN比较，所得结果经过两级预放大A1、A2后到达动态锁存比较器Latch的输入端，将结果迅速放大并由D触发器DFF锁存。
本实施例中，自校准磁开关芯片内部低失调比较器COMP为防止开关切换时电荷注入和时钟馈通效应，导致存储失调电容上存储的电压出现变化。解除采样失调存储状态进入信号比较放大状态时切换时序应当是开关对RST先断开，然后开关对Φ1断开，接着是开关对Φ1d断开，最后开关对Φ2闭合。具体参考图5的低失调比较器控制时序说明。
可选的，高精度自校准磁开关芯片还包括低功耗时钟OSC；
低功耗时钟OSC分别与VCC管脚和带隙基准及电流偏置模块BG&Ibias连接。
可选的，高精度自校准磁开关芯片还包括Timer模块为定时器；
Timer模块为定时器与低功耗时钟OSC连接。
可选的，高精度自校准磁开关芯片还包括欠压保护及过温保护模块UVLO&OTP；
欠压保护及过温保护模块UVLO&OTP分别与VCC管脚、带隙基准及电流偏置模块BG&Ibias和数字模块Digital TOP连接。
本实施例中，OSC为振荡器模块，为芯片提供时钟信号。Timer模块为定时器，确定芯片的睡眠-唤醒周期。
欠压保护及过温保护模块UVLO&OTP主要用于保护电路。
本实施例中，低功耗时钟OSC会发送OSC_ok信号至带隙基准及电流偏置模块BG&Ibias。欠压保护及过温保护模块UVLO&OTP会发送System_ok信号至数字模块Digital TOP。
在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅用于说明各部件或组成部分之间的相对位置关系，并不特别限定各部件或组成部分的具体安装方位。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
此外，术语“安装”、“设置”、“设有”、“连接”、“相连”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
此外，在本申请中所附图式所绘制的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员了解与阅读，并非用于限定本申请可实施的限定条件，故不具有技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均仍应落在本申请所揭示的技术内容涵盖的范围内。
Claims (10)
1.一种高精度自校准磁开关芯片，其特征在于，包括：
惠斯通电桥、供电电压模块Regulator、带隙基准及电流偏置模块BG&Ibias、低失调比较器COMP、参考电压模块VREF_COMP、数字模块Digital TOP、调试校准模块Debug DUT&Cali、复用输出模块MUX和第一晶体管NMOS；
VCC管脚分别与所述带隙基准及电流偏置模块BG&Ibias和所述调试校准模块DebugDUT&Cali连接；
所述带隙基准及电流偏置模块BG&Ibias分别与所述供电电压模块Regulator和所述参考电压模块VREF_COMP连接；
所述数字模块Digital TOP分别与所述调试校准模块Debug DUT&Cali和所述参考电压模块VREF_COMP连接；
所述惠斯通电桥分别与所述供电电压模块Regulator、GND管脚和所述低失调比较器COMP连接；
所述低失调比较器COMP分别与所述参考电压模块VREF_COMP、所述数字模块DigitalTOP和所述第一晶体管NMOS连接；
所述第一晶体管NMOS分别与GND管脚和OUT管脚连接；
所述复用输出模块MUX分别与所述数字模块DigitalTOP、所述调试校准模块DebugDUT&Cali和所述OUT管脚连接；
调试校准模块Debug DUT&Cali分别与所述OUT管脚和Test管脚连接。
2.根据权利要求1所述的高精度自校准磁开关芯片，其特征在于，所述参考电压模块VREF_COMP包括零温度系数电流模块、正温度系数电流模块、零温度系数电阻R5、PNP三极管、缓冲器A1、缓冲器A2、第二晶体管NMOS、第三晶体管NMOS、电阻R6、参考电压VREF输出、电阻RREF和7比特电流舵型DAC；
所述零温度系数电流模块、正温度系数电流模块叠加后与所述零温度系数电阻R5的第一端连接；
所述零温度系数电阻R5的第一端与所述缓冲器A1的负极连接，所述零温度系数电阻R5的第二端与所述PNP三极管的发射极连接；
所述PNP三极管的基极和集电极接地；
所述电阻R6第一端分别与所述第二晶体管NMOS和所述缓冲器A1的正极连接，所述电阻R6第二端接地；
所述缓冲器A1的输出分别与所述第二晶体管NMOS和所述第三晶体管NMOS连接；
所述第二晶体管NMOS和所述第三晶体管NMOS还与电源连接；
所述参考电压VREF输出分为参考电压VREFN和参考电压VREFP，所述参考电压VREFP分别与所述第三晶体管NMOS、所述电阻RREF第一端和所述7比特电流舵型DAC连接；
所述参考电压VREFN分别与所述电阻RREF第二端、所述缓冲器A2的输出和负极连接；
所述缓冲器A2的正极与电压VBG_div连接。
3.根据权利要求1所述的高精度自校准磁开关芯片，其特征在于，所述惠斯通电桥由磁敏元件R1、磁敏元件R2、磁敏元件R3、磁敏元件R4组成；
所述磁敏元件R1、所述磁敏元件R2、磁敏元件R4、磁敏元件R3依次连接组成电桥。
4.根据权利要求3所述的高精度自校准磁开关芯片，其特征在于，所述磁敏元件R1、所述磁敏元件R2的接口与所述低失调比较器COMP连接；
所述磁敏元件R3、所述磁敏元件R4的接口与所述低失调比较器COMP连接；
所述磁敏元件R2、所述磁敏元件R4的接口与GND管脚连接；
所述磁敏元件R1、所述磁敏元件R2的接口与所述供电电压模块Regulator连接。
5.根据权利要求4所述的高精度自校准磁开关芯片，其特征在于，所述磁敏元件R1、所述磁敏元件R2、磁敏元件R3、磁敏元件R4为Hall磁阻、AMR磁阻、GMR磁阻或者TMR磁阻。
6.根据权利要求1至5中任一项所述的高精度自校准磁开关芯片，其特征在于，所述低失调比较器COMP包括第一开关对RST、第二开关对RST、开关对Φ1、开关对Φ1d、开关对Φ2、采样电容CA/CB、第一级失调存储电容C1A/C1B、第二级失调存储电容C2A/C2B、第一级预放大A3、第二级预放大A4、动态锁存比较器Latch和D触发器DFF；
所述开关对Φ2与所述采样电容CA/CB连接；
所述开关对Φ1d与所述采样电容CA/CB连接；
所述采样电容CA/CB分别与所述开关对Φ1和所述第一级预放大A3连接；
所述第一级失调存储电容C1A/C1B分别与所述第一级预放大A3、所述第二级预放大A4和所述第一开关对RST连接；
所述第二级失调存储电容C2A/C2B分别与所述第二级预放大A4、所述第二开关对RST和所述动态锁存比较器Latch连接；
所述动态锁存比较器Latch与所述D触发器DFF连接。
7.根据权利要求6所述的高精度自校准磁开关芯片，其特征在于，所述开关对Φ2与所述惠斯通电桥连接；
所述开关对Φ1d与所述参考电压模块VREF_COMP连接。
8.根据权利要求1至5中任一项所述的高精度自校准磁开关芯片，其特征在于，所述高精度自校准磁开关芯片还包括低功耗时钟OSC；
所述低功耗时钟OSC分别与所述VCC管脚和所述带隙基准及电流偏置模块BG&Ibias连接。
9.根据权利要求8所述的高精度自校准磁开关芯片，其特征在于，所述高精度自校准磁开关芯片还包括Timer模块为定时器；
所述Timer模块为定时器与所述低功耗时钟OSC连接。
10.根据权利要求1至5中任一项所述的高精度自校准磁开关芯片，其特征在于，所述高精度自校准磁开关芯片还包括欠压保护及过温保护模块UVLO&OTP；
所述欠压保护及过温保护模块UVLO&OTP分别与所述VCC管脚、所述带隙基准及电流偏置模块BG&Ibias和所述数字模块Digital TOP连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320643278.5U CN219714396U (zh) | 2023-03-28 | 2023-03-28 | 一种高精度自校准磁开关芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320643278.5U CN219714396U (zh) | 2023-03-28 | 2023-03-28 | 一种高精度自校准磁开关芯片 |
Publications (1)
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|---|---|
| CN219714396U true CN219714396U (zh) | 2023-09-19 |
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ID=88001531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320643278.5U Active CN219714396U (zh) | 2023-03-28 | 2023-03-28 | 一种高精度自校准磁开关芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219714396U (zh) |
-
2023
- 2023-03-28 CN CN202320643278.5U patent/CN219714396U/zh active Active
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