CN219676475U - 一种基于fpga的直流智能断路器控制系统 - Google Patents

Abstract

本实用新型提供了一种基于FPGA的直流智能断路器控制系统，包括传感器、轨至轨高速比较器、高速AD转换芯片、可重构电路芯片FPGA、Flash存储器、千兆以太网PHY芯片、SDRAM高速存储器和上位机；由FPGA驱动高速AD转换芯片实现对直流电力系统电气量信息数据以1GSPS速率进行高速采集。电流传感器采集的电流模拟信号输入轨至轨高速比较器与直流电力系统保护阈值比较，当大于保护阈值时，轨至轨高速比较器输出一个高电平给FPGA，FPGA再经过快速输出通道电路驱动断路器分闸，实现直流电力系统保护。同时FPGA可将高速AD转换芯片输入数据存储进SDRAM高速存储器。FPGA通过PHY芯片与千兆以太网传输物理层实现上位机之间的1GSPS速率通信，实现直流电力系统电气量信息的高速传递。

Description

一种基于FPGA的直流智能断路器控制系统

技术领域

本实用新型涉及直流电力系统保护技术，特别涉及一种基于FPGA的直流智能断路器控制系统。

背景技术

直流电力系统被广泛应用于舰船、电磁武器、轨道交通等领域。随着直流电力系统容量的不断增加，短路电流最大峰值可达100k，短路电流上升率达20A/μs。直流电力系统发生故障直接危害是造成被快速开关所保护的线路和设备受损，以及电量损失。间接危害是造成舰船、电磁武器和轨道交通等瘫痪。而直流智能断路器是直流电力系统中最主要的保护设备。因此，对直流智能断路器控制系统技术的研究具有重要的意义。

目前直流智能断路器控制系统主要有以下类型：基于ARM或DSP处理器的单核控制系统和基于ARM(DSP)+CPLD的双核控制系统。随着电力系统的智能化发展，要求智能断路器等保护设备的智能化程度越来越高，因此目前的控制系统有一些明显的缺陷，例如：智能控制系统基于ARM或DSP处理器，传统的ARM或DSP等处理器编程语言C语言按顺序执行，需要经历等待指令的执行与缓冲等过程。例如，基于ARM+CPLD，该方法虽然能够有效发挥可重构电路芯片CPLD的硬件属性。但该类系统架构比较繁琐，经济性能较低，开发过程繁琐。而且都采用CAN等现场总线，通信速率最高1MSPS。

因此，现有ARM或DSP单核方案存在故障信息的处理过程时间过长、可靠性较低等技术问题，会造成电力系统运行的风险较高。现有的ARM(DSP)+CPLD双核方案存在系统架构比较复杂、通信速率较低、经济性能较低以及开发过程繁琐等问题。

实用新型内容

本实用新型要主要解决现有的ARM(DSP)+CPLD双核方案存在的系统架构比较复杂、通信速率较低的问题。

为了实现上述目的，本实用新型提供了一种基于FPGA的直流智能断路器控制系统，其包括：传感器、轨至轨高速比较器、高速AD转换芯片、可重构电路芯片FPGA、Flash存储器、千兆以太网PHY芯片、SDRAM高速存储器和上位机；

所述传感器分别与所述轨至轨高速比较器和所述高速AD转换芯片连接，所述轨至轨高速比较器和所述高速AD转换芯片均与所述可重构电路芯片FPGA连接，所述可重构电路芯片FPGA与所述千兆以太网PHY芯片双向连接，所述千兆以太网PHY芯片与上位机双向连接，所述可重构电路芯片FPGA分别与Flash存储器以及SDRAM高速存储器双向连接，所述可重构电路芯片FPGA还与所述断路器连接。

进一步地，所述传感器为霍尔传感器，用于采集断路器主电路上的电流。

进一步地，还包括千兆以太网物理传输层，所述千兆以太网物理传输层分别与所述上位机和所述千兆以太网PHY芯片连接。

进一步地，所述可重构电路芯片FPGA通过快速输出通道电路与所述断路器连接。

进一步地，所述传感器通过调理电路与所述轨至轨高速比较器以及所述高速AD转换芯片连接。

进一步地，所述轨至轨高速比较器还与基准电压电路连接，所述基准电压电路连接电位器，所述电位器用于调节直流智能断路器控制系统的保护阈值。

进一步地，还包括时钟电路和电源电路，所述时钟电路和所述电源电路分别与所述可重构电路芯片FPGA连接。

优选地，所述电源电路包括1.1V电源电路和3.3V电源电路。

优选地，所述时钟电路的频率为50MHZ。

进一步地，所述可重构电路芯片FPGA通过SPI与所述Flash存储器连接，所述可重构电路芯片FPGA通过数据总线和地址总线与所述SDRAM高速存储器连接。

本实用新型提供的技术方案带来的有益效果如下：

本实用新型提供的直流电力系统智能断路器控制系统具有高速的数据采集、直流电力系统保护、高速电气量信号处理、1GSPS速率以太网通信、SDRAM储存器存储等功能。能够显著提升直流智能断路器的分断速度与能力，有效提高直流智能断路器的智能化，有益于直流智能电力系统的发展，能够很好满足当今直流智能电力系统迅速发展的要求。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型实施方案中的一种基于FPGA的直流智能断路器控制系统的结构示意图；

图2是本实用新型实施方案中电力系统保护原理图；

图3是本实用新型实施方案中快速输出通道电路图；

图4是本实用新型实施方案中FPGA最小工作结构图；

图5是本实用新型实施方案中FPGA内部硬件模块图；

图6是本实用新型实施方案中调理电路与基准电压电路图。

具体实施方式

为了对本实用新型的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本实用新型的具体实施方式。

请参考图1，一种基于FPGA的直流智能断路器控制系统，包括传感器、轨至轨高速比较器、高速AD转换芯片、可重构电路芯片FPGA、Flash存储器、千兆以太网PHY芯片、SDRAM高速存储器和上位机；其具体连接关系如下：

传感器分别与轨至轨高速比较器和高速AD转换芯片连接，轨至轨高速比较器和高速AD转换芯片均与可重构电路芯片FPGA连接，可重构电路芯片FPGA与千兆以太网PHY芯片双向连接，千兆以太网PHY芯片与上位机双向连接，可重构电路芯片FPGA分别与Flash存储器以及SDRAM高速存储器双向连接，可重构电路芯片FPGA还与断路器连接。

基于但不限于上述系统，在可重构电路芯片FPGA与千兆以太网PHY芯片之间，还设置有千兆以太网物理传输层，重构电路芯片FPGA通过千兆以太网PHY芯片以及千兆以太网物理传输层实现与上位机的高速通信。

基于但不限于上述系统，可重构电路芯片FPGA通过SPI与Flash存储器连接，可重构电路芯片FPGA通过数据总线和地址总线与SDRAM高速存储器连接。其中Flash存储器是FPGA工作的必备存储器，用于存储FPGA的程序，SDRAM高速存储器用于存储电流和电压数据。

作为一种优选地实施方式，该传感器为霍尔传感器，用于采集断路器主电路上的电流。

作为一种优选地实施方式，高速AD转换芯片的型号为AD9280。

作为一种优选地实施方式，千兆以太网PHY芯片的型号为DP83848。

具体地，请参考图2，霍尔传感器通过调理电路RS8551与轨至轨高速比较器以及高速AD转换芯片连接，进一步地，该轨至轨高速比较器还与基准电压电路连接，基准电压电路连接电位器，电位器用于调节直流智能断路器控制系统的保护阈值。

霍尔传感器获取断路器主电路上的电流信息传输至轨至轨高速比较器，与设置的保护阈值进行比较，并将比较结果传输至FPGA，通过FPGA控制断路器的关断。

请参考图6，该调理电路和基准电压电路的具体电路结构包括：运放芯片CBM6004AS14、基准电压芯片CLREF0518、二极管、电阻和电容。具体连结关系如图6所示。基准电压芯片CLREF0518负责给整个电路提供精准的0点位点。二极管负责将输入电压钳制在正负5V内。电阻负责限流作用，电容负责稳定电压。运放芯片CBM6004AS14负责将输入电流信号调理滤波去噪处理，向高速AD转换芯片输入稳定低噪声的电流信号。

基于但不限于上述系统，参考图3，快速输出通道电路由数字信号输出电路芯片CA-IS36740LN、三极管、电阻、电容、发光二极管、24V电源和3.3V电源组成。具体连结关系如图3所示，数字信号输出电路芯片CA-IS36740LN的引脚1分别连接电容C51、C52的一端，电容C51、C52的一端连接FPGA的3.3V脉冲信号输出端，C51、C52的另一端连接引脚2并接地，数字信号输出电路芯片CA-IS36740LN的引脚12、13通过三极管Q9、Q10连接断路器的输入端。FPGA通过向数字信号输出芯片CA-IS36740LN的引脚1、2发送3.3V脉冲信号，数字信号输出芯片接收到3.3V脉冲信号后，通过引脚12、13向断路器输出24V脉冲信号，当信号输出24V脉冲信号时，发光二极管O9、O10点亮。

请参考图4，图4为FPGA的最小工作结构图，还包括：数字量输入通道、数字量输出通道、时钟电路、电源电路和Flash存储器，其中的时钟电路和电源电路分别用于为重构电路芯片FPGA提供时钟信号和电源信号；作为优选地实施方式，该电源电路包括1.1V电源电路和3.3V电源电路，分别用于提供1.1V和3.3V的电压信号，且该时钟电路的频率为50MHZ。

请参考图5，图5为FPGA内部硬件模块图，FPGA内部硬件模块包括：信号输入处理模块、故障识别模块、FIFO模块、快速开关分闸驱动模块、SPI通信模块、数据总线与地址总线模块、数据包产生模块、添加UDP/IP/MAC头部模块、报文请求模块、得到上位机数据电路模块、报文解析模块和FIFO模块。

基于上述系统结构，其工作原理如下：

(1)参考图1，高速AD转换芯片AD9280的输入端与断路器的霍尔传感器相连并获取主电路的电流、电压等的模拟信号；

(2)参见图2与图6，霍尔传感器采集的电流模拟信号输入轨至轨高速比较器与直流电力系统保护阈值比较，若模拟量电流大于保护阈值时，轨至轨高速比较器输出一个高电平给FPGA；

(3)参考图3，FPGA接到轨至轨高速比较器输出的高电平后，再经过快速输出通道电路驱动断路器分闸，实现直流电力系统保护；

(4)参考图2，高速AD转换芯片AD9280将步骤(1)获取的模拟电信号转换为数字电信号后输送到可重构电路FPGA芯片；

(5)可重构电路FPGA芯片获取步骤(2)中的电信号后可将电气量信号存储进SDRAM存储器；

(6)同时可重构电路FPGA芯片内部设计数据产生模块，再通过UDP/IP/MAC头部模块添加MAC头、IP头、UDP头，至此形成一个完成的以太网信息报文。报文请求模块定时给上位机发送报文请求信号，上位机收到报文请求信号后，接收FPGA发出的报文。FPGA通过上位机数据电路模快得到上位机发送的报文，再通过报文解析模块去掉MAC头、IP头、UDP头。至此FPGA得到上位机发送的有用数据。以太网FIFO模块将数据报文传送给PHY芯片。千兆以太网PHY芯片再将直流电力系统运行状况信号以1GSPS的速率输送给上位机，从而可以实现操作者的远程操作与控制。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。

上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。词语第一、第二、以及第三等的使用不表示任何顺序，可将这些词语解释为标识。

以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (10)

1.一种基于FPGA的直流智能断路器控制系统，其特征在于，包括：传感器、轨至轨高速比较器、高速AD转换芯片、可重构电路芯片FPGA、Flash存储器、千兆以太网PHY芯片、SDRAM高速存储器和上位机；

所述传感器分别与所述轨至轨高速比较器和所述高速AD转换芯片连接，所述轨至轨高速比较器和所述高速AD转换芯片均与所述可重构电路芯片FPGA连接，所述可重构电路芯片FPGA与所述千兆以太网PHY芯片双向连接，所述千兆以太网PHY芯片与上位机双向连接，所述可重构电路芯片FPGA分别与Flash存储器以及SDRAM高速存储器双向连接，所述可重构电路芯片FPGA还与所述断路器连接。

2.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，所述传感器为霍尔传感器，用于采集断路器主电路上的电流。

3.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，还包括千兆以太网物理传输层，所述千兆以太网物理传输层分别与所述上位机和所述千兆以太网PHY芯片连接。

4.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，所述可重构电路芯片FPGA通过快速输出通道电路与所述断路器连接。

5.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，所述传感器通过调理电路与所述轨至轨高速比较器以及所述高速AD转换芯片连接。

6.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，所述轨至轨高速比较器还与基准电压电路连接，所述基准电压电路连接电位器，所述电位器用于调节直流智能断路器控制系统的保护阈值。

7.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，还包括时钟电路和电源电路，所述时钟电路和所述电源电路分别与所述可重构电路芯片FPGA连接。

8.根据权利要求7所述基于FPGA的直流智能断路器控制系统，其特征在于，所述电源电路包括1.1V电源电路和3.3V电源电路。

9.根据权利要求7所述基于FPGA的直流智能断路器控制系统，其特征在于，所述时钟电路的频率为50MHZ。

10.根据权利要求1所述基于FPGA的直流智能断路器控制系统，其特征在于，所述可重构电路芯片FPGA通过SPI与所述Flash存储器连接，所述可重构电路芯片FPGA通过数据总线和地址总线与所述SDRAM高速存储器连接。