CN219514051U - 匹配电路和射频前端模组 - Google Patents

Abstract

本实用新型公开了一种匹配电路和射频前端模组。该匹配电路，包括第一芯片、第一匹配单元和第二匹配单元，第一芯片为采用IPD工艺制造的芯片；第一匹配单元设置在第一芯片上，与第一芯片的第一输入引脚、第二输入引脚和第一输出引脚相连；第一输入引脚和第二输入引脚与第一差分电路的两个输出端相连；第二匹配单元设置在第一芯片上，与第一芯片的第三输入引脚、第四输入引脚和第二输出引脚相连；第三输入引脚和第四输入引脚与第二差分电路的两个输出端相连。将第一匹配单元和第二匹配单元设置在基于IPD工艺形成的第一芯片中，占用面积较小，能够满足小型化和集成化需求。

Description

匹配电路和射频前端模组

技术领域

本实用新型涉及射频通信技术领域，尤其涉及一种匹配电路和射频前端模组。

背景技术

功率放大器是移动通信系统的重要组成部分，作为发射通道最后的放大单元，功率放大器的作用是用于将小功率的射频信号放大后通过天线进行发射。由于推挽功率放大器可满足功率更高的需求，使其在射频前端中得到广泛应用。推挽功率放大器在设计时，需采用无源器件构成匹配电路，使得匹配电路会占用较多基板面积，无法满足小型化和集成化的需求，而且会导致布线操作困难，影响布线效率。

实用新型内容

本实用新型实施例提供一种匹配电路和射频前端模组，以解决现有匹配电路占用面积较大的问题。

本实用新型实施例提供一种匹配电路，包括第一芯片、第一匹配单元和第二匹配单元，所述第一芯片为采用IPD工艺制造的芯片；

所述第一匹配单元设置在所述第一芯片上，所述第一匹配单元的第一输入端与所述第一芯片的第一输入引脚相连，所述第一匹配单元的第二输入端与所述第一芯片的第二输入引脚相连，所述第一匹配单元的输出端与所述第一芯片的第一输出引脚相连；所述第一输入引脚和所述第二输入引脚与第一差分电路的两个输出端相连；

所述第二匹配单元设置在所述第一芯片上，所述第二匹配单元的第一输入端与所述第一芯片的第三输入引脚相连，所述第二匹配单元的第二输入端与所述第一芯片的第四输入引脚相连，所述第二匹配单元的输出端与所述第一芯片的第二输出引脚相连；所述第三输入引脚和所述第四输入引脚与第二差分电路的两个输出端相连。

优选地，所述第一匹配单元包括第一巴伦，所述第一巴伦的第一输入端与所述第一芯片的第一输入引脚相连，所述第一巴伦的第二输入端与所述第一芯片的第二输入引脚相连，所述第一巴伦的输出端与所述第一芯片的第一输出引脚相连；

所述第二匹配单元包括第二巴伦，所述第二巴伦的第一输入端与所述第一芯片的第三输入引脚相连，所述第二巴伦的第二输入端与所述第一芯片的第四输入引脚相连，所述第二巴伦的输出端与所述第一芯片的第二输出引脚相连。

优选地，所述第一匹配单元还包括第一差模滤波电路和第二差模滤波电路；所述第一差模滤波电路的一端耦合至所述第一巴伦的第一输入端，另一端接地；所述第二差模滤波电路的一端耦合至所述第二巴伦的第二输入端，另一端接地；

所述第二匹配单元还包括第三差模滤波电路和第四差模滤波电路；所述第三差模滤波电路的一端耦合至所述第二巴伦的第一输入端，另一端接地；所述第四差模滤波电路的一端耦合至所述第二巴伦的第二输入端，另一端接地。

优选地，所述第一匹配单元还包括第一隔直电容和第二隔直电容；所述第一隔直电容的第一端耦合至所述第一输入引脚，所述第一隔直电容的第二端耦合至所述第一巴伦的第一输入端；所述第二隔直电容的第一端耦合至所述第二输入引脚，所述第二隔直电容的第二端耦合至所述第一巴伦的第二输入端；

所述第一差模滤波电路的一端耦合至所述第一隔直电容的第一端，另一端接地；所述第二差模滤波电路的一端耦合至所述第二隔直电容的第一端；

所述第二匹配单元还包括第三隔直电容和第四隔直电容；所述第三隔直电容的一端耦合至所述第三输入引脚，另一端耦合至所述第二巴伦的第一输入端；所述第四隔直电容的一端耦合至所述第四输入引脚，另一端耦合至所述第二巴伦的第二输入端；

所述第三差模滤波电路的一端耦合至所述第三隔直电容的第一端，另一端接地；所述第四差模滤波电路的一端耦合至所述第四隔直电容的第一端，另一端接地。

优选地，所述第一匹配单元还包括第一共模滤波电路，所述第一共模滤波电路的一端耦合至所述第一巴伦的初级线圈的中心抽头上，另一端接地；

所述第二匹配单元还包括第二共模滤波电路，所述第二共模滤波电路的一端耦合至所述第二巴伦的初级线圈的中心抽头上，另一端接地。

优选地，所述第一匹配单元和所述第二匹配单元对称设置在所述第一芯片上。

优选地，所述第一输出引脚和所述第二输出引脚重叠。

本实用新型实施例提供一种射频前端模组，包括基板、射频前端电路和上述匹配电路；

所述射频前端电路设置在所述基板上，所述射频前端电路上设有所述第一差分电路和所述第二差分电路；

所述第一芯片设置在所述基板上，所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接；

其中，所述连接引脚包括第一输入引脚、第二输入引脚、第三输入引脚、第四输入引脚、第一输出引脚和第二输出引脚。

优选地，所述第一芯片上的连接引脚所在位置设有焊接通孔，所述焊接通孔内设有焊接件，以使所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接。

优选地，所述第一芯片上的连接引脚所在位置设有第一连接位，所述基板上的射频前端电路所在位置设有第二连接位，采用绑线连接所述第一连接位和所述第二连接位，以使所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接。

优选地，所述射频前端电路还包括设置在所述基板上的第二芯片；

所述第一差分电路设置在所述第二芯片上，所述第一差分电路的两个输出端分别与所述第一输入引脚和所述第二输入引脚相连；

所述第二差分电路设置在所述第二芯片上，所述第二差分电路的两个输出端分别与所述第三输入引脚和所述第四输入引脚相连。

优选地，所述第一差分电路包括第一放大晶体管和第二放大晶体管，所述第一放大晶体管的输出端与所述第一输入引脚相连，所述第二放大晶体管的输出端与所述第二输入引脚相连；

所述第二差分电路包括第三放大晶体管和第四放大晶体管，所述第三放大晶体管的输出端与所述第三输入引脚相连，所述第四放大晶体管的输出端与所述第四输入引脚相连。

上述匹配电路和射频前端模组，将第一匹配单元和第二匹配单元设置在基于IPD工艺形成的第一芯片中，使得匹配电路整体占用面积较小，可满足小型化和集成化需求。第一匹配单元通过第一芯片上的两个输入引脚与第一差分电路的两个输出端相连，而第二匹配单元通过第一芯片上的两个输入引脚与第二差分电路的两个输出端相连，以使匹配电路可对两个差分电路输出的四个射频信号进行匹配处理。而且，将第一匹配单元和第二匹配单元集成在第一芯片，后续再将第一芯片集成到基板上，相比于直接将第一匹配单元和第二匹配单元设置在基板上，其布线方式更简单，可有效降低布线难度，提高布线效率。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型一实施例中射频前端模组的一电路示意图；

图2是本实用新型一实施例中射频前端模组的另一电路示意图。

图中：1、匹配电路；11、第一芯片；

12、第一匹配单元；U1、第一巴伦；121、第一差模滤波电路；122、第二差模滤波电路；C1、第一隔直电容；C2、第二隔直电容；123、第一共模滤波电路；

13、第二匹配单元；U2、第二巴伦；131、第三差模滤波电路；132、第四差模滤波电路；C3、第三隔直电容；C4、第四隔直电容；133、第二共模滤波电路；

2、射频前端电路；21、第一差分电路；M1、第一放大晶体管；M2、第二放大晶体管；22、第二差分电路；23、第二芯片；M3、第三放大晶体管；M4、第四放大晶体管。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应当理解的是，本实用新型能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本实用新型的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本实用新型教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本实用新型的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本实用新型，将在下列的描述中提出详细的结构及步骤，以便阐释本实用新型提出的技术方案。本实用新型的较佳实施例详细描述如下，然而除了这些详细描述外，本实用新型还可以具有其他实施方式。

本实用新型实施例提供一种匹配电路1，如图1所示，匹配电路1包括第一芯片11、第一匹配单元12和第二匹配单元13，第一芯片11为采用IPD工艺制造的芯片；第一匹配单元12设置在第一芯片11上，第一匹配单元12的第一输入端与第一芯片11的第一输入引脚Pin1相连，第一匹配单元12的第二输入端与第一芯片11的第二输入引脚Pin2相连，第一匹配单元12的输出端与第一芯片11的第一输出引脚Pout1相连；第一输入引脚Pin1和第二输入引脚Pin2与第一差分电路21的两个输出端相连；第二匹配单元13设置在第一芯片11上，第二匹配单元13的第一输入端与第一芯片11的第三输入引脚Pin3相连，第二匹配单元13的第二输入端与第一芯片11的第四输入引脚Pin4相连，第二匹配单元13的输出端与第一芯片11的第二输出引脚Pout2相连；第三输入引脚Pin3和第四输入引脚Pin4与第二差分电路22的两个输出端相连。

其中，IPD(Integrated Passive Device，集成无源器件)工是为了迎合无源系统小型化而产生的技术，在硅基板上利用晶圆代工厂的工艺，采用光刻技术蚀刻出不同图形，形成不同的器件，从而实现各种无源元件如电阻、电容、电感、滤波器、耦合器等的高密度集成。作为一示例，采用IPD工艺制造的第一芯片11上设有第一输入引脚Pin1、第二输入引脚Pin2、第三输入引脚Pin3、第四输入引脚Pin4、第一输出引脚Pout1和第二输出引脚Pout2，可通过四个输入引脚接收射频信号，并通过两个输出引脚输出射频信号。

其中，匹配电路1是用于实现阻抗匹配的电路。第一匹配单元12和第二匹配单元13是独立设置的两个匹配单元。第一匹配单元12用于与第一差分电路21相连，用于对第一差分电路21输出的两个射频信号进行阻抗匹配，输出一个射频信号。第二匹配单元13用于与第二差分电路22相连，用于对第二差分电路22输出的两个射频信号进行阻抗匹配，输出一个射频信号。

作为一示例，第一匹配单元12设置在基于IPD工艺制造的第一芯片11上，将第一匹配单元12的第一输入端和第二输入端分别与第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2相连，将第一匹配单元12的输出端与第一芯片11的第一输出引脚Pout1相连，由于第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2会与第一差分电路21的两个输出端相连，使得第一匹配单元12可对第一差分电路21输出的两个射频信号进行阻抗匹配处理，形成一个射频信号输出至第一芯片11的第一输出引脚Pout1。

作为一示例，第二匹配单元13设置在基于IPD工艺制造的第一芯片11上，将第二匹配单元13的第一输入端和第二输入端分别与第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4相连，将第二匹配单元13的输出端与第一芯片11的第二输出引脚Pout2相连，由于第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4会与第二差分电路22的两个输出端相连，使得第二匹配单元13可对第二差分电路22输出的两个射频信号进行阻抗匹配处理，形成一个射频信号输出至第一芯片11的第二输出引脚Pout2。

本实施例中，将第一匹配单元12和第二匹配单元13设置在基于IPD工艺形成的第一芯片11中，使得匹配电路1整体占用面积较小，可满足小型化和集成化需求。第一匹配单元12通过第一芯片11上的两个输入引脚与第一差分电路21的两个输出端相连，而第二匹配单元13通过第一芯片11上的两个输入引脚与第二差分电路22的两个输出端相连，以使匹配电路1可对两个差分电路输出的四个射频信号进行匹配处理。而且，将第一匹配单元12和第二匹配单元13集成在第一芯片11，后续再将第一芯片11集成到基板上，相比于直接将第一匹配单元12和第二匹配单元13设置在基板上，其布线方式更简单，可有效降低布线难度，提高布线效率。

在一实施例中，如图2所示，第一匹配单元12包括第一巴伦U1，第一巴伦U1的第一输入端与第一芯片11的第一输入引脚Pin1相连，第一巴伦U1的第二输入端与第一芯片11的第二输入引脚Pin2相连，第一巴伦U1的输出端与第一芯片11的第一输出引脚Pout1相连；第二匹配单元13包括第二巴伦U2，第二巴伦U2的第一输入端与第一芯片11的第三输入引脚Pin3相连，第二巴伦U2的第二输入端与第一芯片11的第四输入引脚Pin4相连，第二巴伦U2的输出端与第一芯片11的第二输出引脚Pout2相连。

作为一示例，设置在第一芯片11上的第一匹配单元12包括第一巴伦U1，该第一巴伦U1的第一输入端和第二输入端分别与第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2相连，第一巴伦U1的输出端与第一芯片11的第一输出引脚Pout1相连，由于第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2与第一差分电路21的两个输出端相连，使得第一巴伦U1对第一差分电路21输出的两个射频信号进行阻抗匹配处理，用于将两个平衡端输入的射频信号转换成一个不平衡端输出的射频信号，对第一差分电路21的输出进行阻抗匹配。本示例中，将第一巴伦U1集成在基于IPD工艺制造的第一芯片11上，再将第一芯片11设置在基板上，相比于直接将第一巴伦U1设置在基板上，可有效减小基板的占用面积，满足小型化和集成化的需求，且其布线方式更简单，可有效降低布线难度，提高布线效率。

作为一示例，设置在第一芯片11上的第二匹配单元13包括第二巴伦U2，该第二巴伦U2的第一输入端和第二输入端分别与第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4相连，第二巴伦U2的输出端与第一芯片11的第二输出引脚Pout2相连，由于第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4与第二差分电路22的两个输出端相连，使得第二巴伦U2对第二差分电路22输出的两个射频信号进行阻抗匹配处理，用于将两个平衡端输入的射频信号转换成一个不平衡端输出的射频信号，对第二差分电路22的输出进行阻抗匹配。本示例中，将第二巴伦U2集成在基于IPD工艺制造的第一芯片11上，再将第一芯片11设置在基板上，相比于直接将第二巴伦U2设置在基板上，可有效减小基板的占用面积，满足小型化和集成化的需求，且其布线方式更简单，可有效降低布线难度，提高布线效率。

在一实施例中，如图2所示，第一匹配单元12还包括第一差模滤波电路121和第二差模滤波电路122；第一差模滤波电路121的一端耦合至第一巴伦U1的第一输入端，另一端接地；第二差模滤波电路122的一端耦合至第二巴伦U2的第二输入端，另一端接地；第二匹配单元13还包括第三差模滤波电路131和第四差模滤波电路132；第三差模滤波电路131的一端耦合至第二巴伦U2的第一输入端，另一端接地；第四差模滤波电路132的一端耦合至第二巴伦U2的第二输入端，另一端接地。

其中，第一差模滤波电路121和第二差模滤波电路122是第一匹配单元12中的两个差模滤波电路，用于对第一匹配单元12接收到的差模信号进行滤波处理。第三差模滤波电路131和第四差模滤波电路132是第二匹配单元13中的两个差模滤波电路，用于对第二匹配单元13接收到的差模信号进行滤波处理。

作为一示例，第一匹配单元12还包括第一差模滤波电路121和第二差模滤波电路122。第一差模滤波电路121的一端耦合至第一巴伦U1的第一输入端，另一端接地，用于对第一差分电路21的第一输出端和第一巴伦U1的第一输入端之间的差模信号进行滤波处理。第二差模滤波电路122的一端耦合至第一巴伦U1的第二输入端，另一端接地，用于对第一差分电路21的第二输出端和第一巴伦U1的第二输入端之间的差模信号进行滤波处理。由于第一匹配单元12集成在基于IPD工艺制造的第一芯片11上，使得第一差模滤波电路121和第二差模滤波电路122均集成在第一芯片11，再将第一芯片11设置在基板上，相比于直接将第一差模滤波电路121和第二差模滤波电路122设置在基板上，可有效减小基板的占用面积，满足小型化和集成化的需求，且其布线方式更简单，可有效降低布线难度，提高布线效率。

作为一示例，第二匹配单元13还包括第三差模滤波电路131和第四差模滤波电路132。第三差模滤波电路131的一端耦合至第二巴伦U2的第一输入端，另一端接地，用于对第二差分电路22的第一输出端和第二巴伦U2的第一输入端之间的差模信号进行滤波处理。第四差模滤波电路132的一端耦合至第二巴伦U2的第二输入端，另一端接地，用于对第二差分电路22的第二输出端和第二巴伦U2的第二输入端之间的差模信号进行滤波处理。由于第二匹配单元13集成在基于IPD工艺制造的第一芯片11上，则第三差模滤波电路131和第四差模滤波电路132均集成在第一芯片11，再将第一芯片11设置在基板上，相比于直接将第三差模滤波电路131和第四差模滤波电路132设置在基板上，可有效减小基板的占用面积，满足小型化和集成化的需求，且其布线方式更简单，可有效降低布线难度，提高布线效率。

本示例中，第一差模滤波电路121、第二差模滤波电路122、第三差模滤波电路131和第四差模滤波电路132均可以采用LC滤波电路，该LC滤波电路包括串联的滤波电容和滤波电感，该滤波电容的一端耦合至巴伦的一输入端，滤波电感的一端接地，用于对巴伦的一输入端接收到的差模信号进行滤波处理。

在一实施例中，如图2所示，第一匹配单元12还包括第一隔直电容C1和第二隔直电容C2；第一隔直电容C1的第一端耦合至第一输入引脚Pin1，第一隔直电容C1的第二端耦合至第一巴伦U1的第一输入端；第二隔直电容C2的第一端耦合至第二输入引脚Pin2，第二隔直电容C2的第二端耦合至第一巴伦U1的第二输入端；第一差模滤波电路121的一端耦合至第一隔直电容C1的第一端，另一端接地；第二差模滤波电路122的一端耦合至第二隔直电容C2的第一端，另一端接地；第二匹配单元13还包括第三隔直电容C3和第四隔直电容C4；第三隔直电容C3的一端耦合至第三输入引脚Pin3，另一端耦合至第二巴伦U2的第一输入端；第四隔直电容C4的一端耦合至第四输入引脚Pin4，另一端耦合至第二巴伦U2的第二输入端；第三差模滤波电路131的一端耦合至第三隔直电容C3的第一端，另一端接地；第四差模滤波电路132的一端耦合至第四隔直电容C4的第一端，另一端接地。

其中，第一隔直电容C1和第二隔直电容C2是第一匹配单元12中的起隔直通交作用的电容。第三隔直电容C3和第四隔直电容C4是第二匹配单元13中的起隔直通交作用的电容。

作为一示例，第一隔直电容C1的第一端耦合至第一芯片11的第一输入引脚Pin1，第一隔直电容C1的第二端耦合至第一巴伦U1的第一输入端，即第一隔直电容C1设置在第一差分电路21的第一输出端和第一巴伦U1的第一输入端之间，起到隔直通交的作用。本示例中，第一差模滤波电路121的一端耦合至第一隔直电容C1的第一端，另一端接地，即第一差模滤波电路121的一端耦合至第一差分电路21的第一输出端和第一隔直电容C1之间，另一端接地，以实现对第一差分电路21输出的差模信号进行滤波处理。

作为一示例，第二隔直电容C2的第一端耦合至第二输入引脚Pin2，第二隔直电容C2的第二端耦合至第一巴伦U1的第二输入端，即第二隔直电容C2设置在第一差分电路21的第二输出端和第一巴伦U1的第二输出端之间，起到隔直通交的作用。本示例中，第二差模滤波电路122的一端耦合至第二隔直电容C2的第一端，另一端接地，即第二差模滤波电路122的一端耦合至第一差分电路21的第二输出端和第二隔直电容C2之间，另一端接地，以实现对第一差分电路21输出的差模信号进行滤波处理。

作为一示例，第三隔直电容C3的第一端耦合至第一芯片11的第三输入引脚Pin3，第三隔直电容C3的第二端耦合至第二巴伦U2的第一输入端，即第三隔直电容C3设置在第二差分电路22的第一输出端和第二巴伦U2的第一输入端之间，起到隔直通交的作用。本示例中，第三差模滤波电路131的一端耦合至第三隔直电容C3的第一端，另一端接地，即第三差模滤波电路131的一端耦合至第二差分电路22的第一输出端和第三隔直电容C3之间，另一端接地，以实现对第二差分电路22输出的差模信号进行滤波处理。

作为一示例，第四隔直电容C4的第一端耦合至第四输入引脚Pin4，第四隔直电容C4的第二端耦合至第二巴伦U2的第二输入端，即第四隔直电容C4设置在第二差分电路22的第二输出端和第二巴伦U2的第二输出端之间，起到隔直通交的作用。本示例中，第四差模滤波电路132的一端耦合至第四隔直电容C4的第一端，另一端接地，即第四差模滤波电路132的一端耦合至第二差分电路22的第二输出端和第四隔直电容C4之间，另一端接地，以实现对第二差分电路22输出的差模信号进行滤波处理。

在一实施例中，如图2所示，第一匹配单元12还包括第一共模滤波电路123，第一共模滤波电路123的一端耦合至第一巴伦U1的初级线圈的中心抽头上，另一端接地；第二匹配单元13还包括第二共模滤波电路133，第二共模滤波电路133的一端耦合至第二巴伦U2的初级线圈的中心抽头上，另一端接地。

其中，第一共模滤波电路123是第一匹配单元12中的共模滤波电路，用于对第一匹配单元12接收到的共模信号进行滤波处理。第二共模滤波电路133是第二匹配单元13中的共模滤波电路，用于对第二匹配单元13接收到的共模信号进行滤波处理。

作为一示例，第一匹配单元12还包括第一共模滤波电路123，第一共模滤波电路123的一端耦合至第一巴伦U1的初级线圈的中心抽头上，另一端接地，由于第一共模滤波电路123的一端耦合至第一巴伦U1的初级线圈的中心抽头上，有助于改善电路的平衡性和稳定性。

作为一示例，第二匹配单元13还包括第二共模滤波电路133，第二共模滤波电路133的一端耦合至第二巴伦U2的初级线圈的中心抽头上，另一端接地，由于第二共模滤波电路133的一端耦合至第二巴伦U2的初级线圈的中心抽头上，有助于改善电路的平衡性和稳定性。

本示例中，第一共模滤波电路123和第二共模滤波电路133均可以采用LC滤波电路，该LC滤波电路包括串联的滤波电容和滤波电感，该滤波电容的一端耦合至巴伦的初级线圈的中心抽头上，滤波电感的一端接地，用于对巴伦的一输入端接收到的共模信号进行滤波处理。

在一实施例中，第一匹配单元12和第二匹配单元13对称设置在第一芯片11上。

作为一示例，由于第一匹配单元12和第二匹配单元13对称设置在第一芯片11上，有助于保障匹配电路1的平衡性和稳定性。

在一实施例中，第一输出引脚Pout1和第二输出引脚Pout2重叠。

作为一示例，采用IPD工艺制造的第一芯片11上的两个输出引脚重叠，即第一输出引脚Pout1和第二输出引脚Pout2重叠，使得第一芯片11可通过一个重叠的输出引脚，传输匹配电路1输出的射频信号。由于第一芯片11的第一输出引脚Pout1和第二输出引脚Pout2重叠，可有效减小第一芯片11的占用面积，可减小第一芯片11集成在基板上的占用面积，以满足小型化和集成化需求。

本实用新型实施例提供一种射频前端模组，如图2所示，包括基板(图中未示出)、射频前端电路2和上述实施例中的匹配电路1；射频前端电路2设置在基板上，射频前端电路2上设有第一差分电路21和第二差分电路22；第一芯片11设置在基板上，第一芯片11上的连接引脚与基板上的射频前端电路2电连接；其中，连接引脚包括第一输入引脚Pin1、第二输入引脚Pin2、第三输入引脚Pin3、第四输入引脚Pin4、第一输出引脚Pout1和第二输出引脚Pout2。

作为一示例，射频前端模组包括基板、设置在基板上的射频前端电路2和上述实施例中的匹配电路1。射频前端电路2上设有第一差分电路21和第二差分电路22。该匹配电路1包括第一芯片11和设置在第一芯片11上的第一匹配单元12和第二匹配单元13。

本示例中，设置在基板上的第一差分电路21的两个输出端分别与第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2相连，而第一芯片11的第一输入引脚Pin1和第二输入引脚Pin2分别与第一匹配单元12的两个输入端相连，使得第一匹配单元12可对第一差分电路21输出的两个射频信号进行阻抗匹配处理，形成一个射频信号输出至第一芯片11的第一输出引脚Pout1。

本示例中，设置在基板上的第二差分电路22的两个输出端分别与第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4相连，而第一芯片11的第三输入引脚Pin3和第四输入引脚Pin4分别与第二匹配单元13的两个输入端相连，使得第二匹配单元13可对第二差分电路22输出的两个射频信号进行阻抗匹配处理，形成一个射频信号输出至第一芯片11的第二输出引脚Pout2。

本实施例中，将第一匹配单元12和第二匹配单元13设置在基于IPD工艺形成的第一芯片11中，使得匹配电路1整体占用面积较小，可满足小型化和集成化需求。第一匹配单元12通过第一芯片11上的两个输入引脚与第一差分电路21的两个输出端相连，而第二匹配单元13通过第一芯片11上的两个输入引脚与第二差分电路22的两个输出端相连，以使匹配电路1可对两个差分电路输出的四个射频信号进行匹配处理。而且，将第一匹配单元12和第二匹配单元13集成在第一芯片11，后续再将第一芯片11集成到基板上，相比于直接将第一匹配单元12和第二匹配单元13设置在基板上，其布线方式更简单，可有效降低布线难度，提高布线效率。

在一实施例中，第一芯片11上的连接引脚所在位置设有焊接通孔，焊接通孔内设有焊接件，以使第一芯片11上的连接引脚与基板上的射频前端电路2电连接。

作为一示例，第一芯片11上的连接引脚所在位置设有焊接通孔，即第一芯片11的四个输入引脚和两个输出引脚所有位置均设有焊接通孔，将第一芯片11贴合在基板上，在每一焊接通孔内设有焊接件，采用焊接工艺进行焊接固定，以使第一芯片11上的连接引脚与基板上的射频前端电路2电连接，使得第一芯片11上的第一匹配单元12和第二匹配单元13，分别与基板上设置的射频前端电路2(具体为第一差分电路21和第二差分电路22)相连，利用第一匹配单元12和第二匹配单元13实现阻抗匹配。

在一实施例中，第一芯片11上的连接引脚所在位置设有第一连接位，基板上的射频前端电路2所在位置设有第二连接位，采用绑线连接第一连接位和第二连接位，以使第一芯片11上的连接引脚与基板上的射频前端电路2电连接。

作为一示例，第一芯片11上的连接引脚所在位置设有第一连接位，即第一芯片11的四个输入引脚和两个输出引脚所有位置均设有第一连接位，基板上的射频前端电路2所在位置设有第二连接位，采用绑线连接第一连接位和第二连接位，以使第一芯片11上的连接引脚与基板上的射频前端电路2电连接，使得第一芯片11上的第一匹配单元12和第二匹配单元13，分别与基板上设置的射频前端电路2(具体为第一差分电路21和第二差分电路22)相连，利用第一匹配单元12和第二匹配单元13实现阻抗匹配。

在一实施例中，射频前端电路2还包括设置在基板上的第二芯片23；第一差分电路21设置在第二芯片23上，第一差分电路21的两个输出端分别与第一输入引脚Pin1和第二输入引脚Pin2相连；第二差分电路22设置在第二芯片23上，第二差分电路22的两个输出端分别与第三输入引脚Pin3和第四输入引脚Pin4相连。

作为一示例，射频前端电路2还包括设置在基板上的第二芯片23，该第二芯片23可以为采用IPD工艺制造的芯片，也可以为采用其他工艺制造的芯片。本示例中，第一差分电路21设置在第二芯片23上，第一差分电路21的两个输出端分别与第一输入引脚Pin1和第二输入引脚Pin2相连，以使第二芯片23上的第一差分电路21与第一芯片11上的第一匹配单元12电连接，利用第一匹配单元12对第一差分电路21输出端进行阻抗匹配。第二差分电路22设置在第二芯片23上，第二差分电路22的两个输出端分别与第三输入引脚Pin3和第四输入引脚Pin4相连，以使第二芯片23上的第二差分电路22与第一芯片11上的第一匹配单元12电连接，利用第二匹配单元13对第一差分电路21输出端进行阻抗匹配。

本实施例中，将第一匹配单元12和第二匹配单元13设置在基于IPD工艺形成的第一芯片11中，将第一差分电路21和第二差分电路22集成在第二芯片23上，再将第一芯片11和第二芯片23集成到基板上，使得射频前端模组整体占用面积较小，可满足小型化和集成化需求，其布线方式更简单，可有效降低布线难度，提高布线效率。第一芯片11上的第一匹配单元12与第二芯片23上的第一差分电路21相连，而第一芯片11上的第二匹配单元13与第二芯片23上的第二差分电路22相连，通过两个匹配单元可对两个差分电路输出的四个射频信号进行匹配处理。

在一实施例中，如图2所示，第一差分电路21包括第一放大晶体管M1和第二放大晶体管M2，第一放大晶体管M1的输出端与第一输入引脚Pin1相连，第二放大晶体管M2的输出端与第二输入引脚Pin2相连；第二差分电路22包括第三放大晶体管M3和第四放大晶体管M4，第三放大晶体管M3的输出端与第三输入引脚Pin3相连，第四放大晶体管M4的输出端与第四输入引脚Pin4相连。

其中，第一放大晶体管M1和第二放大晶体管M2是第一差分电路21中用于实现差分放大的晶体管。第三放大晶体管M3和第四放大晶体管M4是第二差分电路22中用于实现差分放大的晶体管。

作为一示例，第一差分电路21包括第一放大晶体管M1和第二放大晶体管M2。第一放大晶体管M1的输出端与第一输入引脚Pin1相连，以使第一放大晶体管M1与第一匹配单元12的第一输入端相连；第二放大晶体管M2的输出端与第二输入引脚Pin2相连，以使第二放大晶体管M2的输出端与第一匹配单元12的第二输入端相连，以便利用第一匹配单元12对第一放大晶体管M1和第二放大晶体管M2输出的两个射频信号进行处理，以达到阻抗匹配目的。

作为一示例，第二差分电路22包括第三放大晶体管M3和第四放大晶体管M4。第三放大晶体管M3的输出端与第三输入引脚Pin3相连，以使第三放大晶体管M3与第二匹配单元13的第一输入端相连；第四放大晶体管M4的输出端与第四输入引脚Pin4相连，以使第四放大晶体管M4的输出端与第二匹配单元13的第二输入端相连，以便利用第二匹配单元13对第三放大晶体管M3和第四放大晶体管M4输出的两个射频信号进行处理，以达到阻抗匹配目的。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围，均应包含在本实用新型的保护范围之内。

Claims (12)

1.一种匹配电路，其特征在于，包括第一芯片、第一匹配单元和第二匹配单元，所述第一芯片为采用IPD工艺制造的芯片；

所述第一匹配单元设置在所述第一芯片上，所述第一匹配单元的第一输入端与所述第一芯片的第一输入引脚相连，所述第一匹配单元的第二输入端与所述第一芯片的第二输入引脚相连，所述第一匹配单元的输出端与所述第一芯片的第一输出引脚相连；所述第一输入引脚和所述第二输入引脚与第一差分电路的两个输出端相连；

所述第二匹配单元设置在所述第一芯片上，所述第二匹配单元的第一输入端与所述第一芯片的第三输入引脚相连，所述第二匹配单元的第二输入端与所述第一芯片的第四输入引脚相连，所述第二匹配单元的输出端与所述第一芯片的第二输出引脚相连；所述第三输入引脚和所述第四输入引脚与第二差分电路的两个输出端相连。

2.如权利要求1所述的匹配电路，其特征在于，

所述第一匹配单元包括第一巴伦，所述第一巴伦的第一输入端与所述第一芯片的第一输入引脚相连，所述第一巴伦的第二输入端与所述第一芯片的第二输入引脚相连，所述第一巴伦的输出端与所述第一芯片的第一输出引脚相连；

所述第二匹配单元包括第二巴伦，所述第二巴伦的第一输入端与所述第一芯片的第三输入引脚相连，所述第二巴伦的第二输入端与所述第一芯片的第四输入引脚相连，所述第二巴伦的输出端与所述第一芯片的第二输出引脚相连。

3.如权利要求2所述的匹配电路，其特征在于，

所述第一匹配单元还包括第一差模滤波电路和第二差模滤波电路；所述第一差模滤波电路的一端耦合至所述第一巴伦的第一输入端，另一端接地；所述第二差模滤波电路的一端耦合至所述第二巴伦的第二输入端，另一端接地；

所述第二匹配单元还包括第三差模滤波电路和第四差模滤波电路；所述第三差模滤波电路的一端耦合至所述第二巴伦的第一输入端，另一端接地；所述第四差模滤波电路的一端耦合至所述第二巴伦的第二输入端，另一端接地。

4.如权利要求3所述的匹配电路，其特征在于，

所述第一匹配单元还包括第一隔直电容和第二隔直电容；所述第一隔直电容的第一端耦合至所述第一输入引脚，所述第一隔直电容的第二端耦合至所述第一巴伦的第一输入端；所述第二隔直电容的第一端耦合至所述第二输入引脚，所述第二隔直电容的第二端耦合至所述第一巴伦的第二输入端；

所述第一差模滤波电路的一端耦合至所述第一隔直电容的第一端，另一端接地；所述第二差模滤波电路的一端耦合至所述第二隔直电容的第一端；

所述第二匹配单元还包括第三隔直电容和第四隔直电容；所述第三隔直电容的一端耦合至所述第三输入引脚，另一端耦合至所述第二巴伦的第一输入端；所述第四隔直电容的一端耦合至所述第四输入引脚，另一端耦合至所述第二巴伦的第二输入端；

所述第三差模滤波电路的一端耦合至所述第三隔直电容的第一端，另一端接地；所述第四差模滤波电路的一端耦合至所述第四隔直电容的第一端，另一端接地。

5.如权利要求2所述的匹配电路，其特征在于，

所述第一匹配单元还包括第一共模滤波电路，所述第一共模滤波电路的一端耦合至所述第一巴伦的初级线圈的中心抽头上，另一端接地；

所述第二匹配单元还包括第二共模滤波电路，所述第二共模滤波电路的一端耦合至所述第二巴伦的初级线圈的中心抽头上，另一端接地。

6.如权利要求1-5任一项所述的匹配电路，其特征在于，所述第一匹配单元和所述第二匹配单元对称设置在所述第一芯片上。

7.如权利要求1-5任一项所述的匹配电路，其特征在于，所述第一输出引脚和所述第二输出引脚重叠。

8.一种射频前端模组，其特征在于，包括基板、射频前端电路和权利要求1-7任一项所述匹配电路；

所述射频前端电路设置在所述基板上，所述射频前端电路上设有所述第一差分电路和所述第二差分电路；

所述第一芯片设置在所述基板上，所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接；

其中，所述连接引脚包括第一输入引脚、第二输入引脚、第三输入引脚、第四输入引脚、第一输出引脚和第二输出引脚。

9.如权利要求8所述的射频前端模组，其特征在于，所述第一芯片上的连接引脚所在位置设有焊接通孔，所述焊接通孔内设有焊接件，以使所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接。

10.如权利要求8所述的射频前端模组，其特征在于，所述第一芯片上的连接引脚所在位置设有第一连接位，所述基板上的射频前端电路所在位置设有第二连接位，采用绑线连接所述第一连接位和所述第二连接位，以使所述第一芯片上的连接引脚与所述基板上的射频前端电路电连接。

11.如权利要求8所述的射频前端模组，其特征在于，所述射频前端电路还包括设置在所述基板上的第二芯片；

所述第一差分电路设置在所述第二芯片上，所述第一差分电路的两个输出端分别与所述第一输入引脚和所述第二输入引脚相连；

所述第二差分电路设置在所述第二芯片上，所述第二差分电路的两个输出端分别与所述第三输入引脚和所述第四输入引脚相连。

12.如权利要求11所述的射频前端模组，其特征在于，

所述第一差分电路包括第一放大晶体管和第二放大晶体管，所述第一放大晶体管的输出端与所述第一输入引脚相连，所述第二放大晶体管的输出端与所述第二输入引脚相连；

所述第二差分电路包括第三放大晶体管和第四放大晶体管，所述第三放大晶体管的输出端与所述第三输入引脚相连，所述第四放大晶体管的输出端与所述第四输入引脚相连。