CN219436969U - 光模块cml电平与fpga lvds电平匹配电路 - Google Patents
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Abstract
本实用新型公开了一种光模块CML电平与FPGA LVDS电平匹配电路，包括：光模块、FPGA、差分电路，所述光模块的CML接口发送端通过差分电路与FPGA的LVDS接口接收端连接，所述FPGA的LVDS接口发送端与光模块的CML接口接收端连接。本实用新型实现了光模块和FPGA芯片之间的不同电平高速差分串行信号互联，无高速串行收发器的高云FPGA可以与多路光模块连接，实现了无高速串行接口FPGA接入光模块的技术方案，达到信号传输的目的；支持1片FPGA使用LVDS接口外挂16只FE光模块，125Mbps的FE业务，72h以上高低温循环环境测试，无丢包和误码告警，同时在实际应用中连续6个月无误码的运行。
Description
技术领域
本实用新型涉及高速差分电信号匹配技术领域，具体地，涉及一种光模块CML电平与FPGA LVDS电平匹配电路。
背景技术
当前FPGA与光模块的高速差分电信号通常是使用FPGA的高速串行收发器连接，信号匹配使用交流耦合电容进行AC耦合；大部分型号的FPGA不支持高速串行收发器，带高速串行收发器FPGA价格昂贵，而且支持型号的高速串行收发器Serdes管脚数量有限，通常只有4组或8组Serdes通道，不满足接入8端口以上的光模块进行应用。
实用新型内容
针对现有技术中存在的问题，本实用新型提供了一种光模块CML电平与FPGA LVDS电平匹配电路电路，使用FPGA的LVDS接口来对接光模块的高速业务差分电信号CML接口，保证高速信号的传输正常。
为实现上述技术目的，本实用新型采用如下技术方案：一种光模块CML电平与FPGALVDS电平匹配电路，包括：光模块、FPGA、差分电路，所述光模块的CML接口发送端通过差分电路与FPGA的LVDS接口接收端连接，所述FPGA的LVDS接口发送端与光模块的CML接口接收端连接。
进一步地，所述差分电路包括：供电电源VCC、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，所述第二电阻R2的一端、第四电阻R4的一端分别与供电电源VCC连接，所述第二电阻R2的另一端与第三电阻R3的一端连接，所述第四电阻R4的另一端与第五电阻R5的一端连接，所述第三电阻R3的另一端、第五电阻R5的另一端接地。
进一步地，所述第二电阻R2的阻值为10kΩ，所述第三电阻R3的阻值为5.68 kΩ，所述第四电阻的阻值为10kΩ，所述第五电阻R5的阻值为5.68 kΩ，所述供电电源VCC的电压为3.3V。
进一步地，所述光模块的CML接口发送端正端与第一交流耦合电容C1的一端连接，所述第一交流耦合电容C1的另一端连接于第二电阻R2、第三电阻R3之间；所述光模块的CML接口发送端负端与第二交流耦合电容C2的一端连接，所述第二交流耦合电容C2的另一端连接于第四电阻R4、第五电阻R5之间。
进一步地，所述第一交流耦合电容C1、第二交流耦合电容C2的电容值均为0.1μF。
进一步地，所述FPGA的LVDS接口接收端的正端连接第一电阻R1的一端，所述FPGA的LVDS接口接收端的负端连接第一电阻R1的另一端。
进一步地，所述第一电阻R1的阻值为100Ω。
进一步地，所述光模块的CML接口接收端的正端分别连接第六电阻R6的一端、第三交流耦合电容C3的一端，所述第三交流耦合电容C3的另一端与 FPGA的发送端正端连接；所述光模块的CML接口接收端的负端分别连接第六电阻R6的另一端、第四交流耦合电容C4的一端，所述第四交流耦合电容C4的另一端与FPGA的LVDS接口发送端负端连接。
进一步地，所述第六电阻R6的阻值为100Ω，所述第三交流耦合电容C3、第四交流耦合电容C4的电容值均为0.1μF。
与现有技术相比，本实用新型具有如下有益效果：本实用新型光模块CML电平与FPGA LVDS电平匹配电路在光模块的CML接口发送端通过差分电路与FPGA的LVDS接口接收端连接，实现了光模块和FPGA芯片之间的不同电平高速差分串行信号互联，无高速串行收发器的高云FPGA可以与多路光模块连接，实现了无高速串行接口FPGA接入光模块的技术方案，达到信号传输的目的；支持1片FPGA使用LVDS接口外挂16只FE光模块，125Mbps的FE业务，72h以上高低温循环环境测试，无丢包和误码告警，同时在实际应用中连续6个月无误码的运行。
附图说明
图1为本实用新型光模块CML电平与FPGA LVDS电平匹配电路的简图；
图2为本实用新型光模块CML电平与FPGA LVDS电平匹配电路的示意图。
具体实施方式
下面结合附图对本实用新型的技术方案作进一步地解释说明。
如图1-2，本实用新型公开了一种光模块CML电平与FPGA LVDS电平匹配电路，包括：光模块、FPGA、差分电路，所述光模块的CML接口发送端通过差分电路与FPGA的LVDS接口接收端连接，所述FPGA的LVDS接口发送端与光模块的CML接口接收端连接。本实用新型光模块CML电平与FPGA LVDS电平匹配电路使用FPGA的LVDS接口来对接光模块的高速业务差分电信号CML接口，保证高速信号的传输正常，通过光模块的CML接口直接与FPGA的LVDS接口匹配连接，可以扩展使用场景，实现了无高速串行接口FPGA接入光模块。
本实用新型中差分电路包括：供电电源VCC、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，所述第二电阻R2的一端、第四电阻R4的一端分别与供电电源VCC连接，所述第二电阻R2的另一端与第三电阻R3的一端连接，所述第四电阻R4的另一端与第五电阻R5的一端连接，所述第三电阻R3的另一端、第五电阻R5的另一端接地。本实用新型中第二电阻R2的阻值为10kΩ，所述第三电阻R3的阻值为5.68 kΩ，所述第四电阻的阻值为10kΩ，所述第五电阻R5的阻值为5.68 kΩ，所述供电电源VCC的电压为3.3V。
本实用新型中光模块的CML接口发送端正端与第一交流耦合电容C1的一端连接，所述第一交流耦合电容C1的另一端连接于第二电阻R2、第三电阻R3之间；所述光模块的CML接口发送端负端与第二交流耦合电容C2的一端连接，所述第二交流耦合电容C2的另一端连接于第四电阻R4、第五电阻R5之间，通过上述连接方式，能够简单地实现光模块的CML接口和FPGA的LVDS接口电平匹配。第一交流耦合电容C1、第二交流耦合电容C2的电容值均为0.1μF。本实用新型中FPGA的LVDS接口接收端的正端连接第一电阻R1的一端，所述FPGA的LVDS接口接收端的负端连接第一电阻R1的另一端。第一电阻R1的阻值为100Ω。
本实用新型中光模块的CML接口接收端的正端分别连接第六电阻R6的一端、第三交流耦合电容C3的一端，所述第三交流耦合电容C3的另一端与FPGA的发送端正端连接；所述光模块的CML接口接收端的负端分别连接第六电阻R6的另一端、第四交流耦合电容C4的一端，所述第四交流耦合电容C4的另一端与FPGA的LVDS接口发送端负端连接。第六电阻R6的阻值为100Ω，所述第三交流耦合电容C3、第四交流耦合电容C4的电容值均为0.1μF。
本实用新型光模块CML电平与FPGA LVDS电平匹配电路的工作原理为：
（1）信号由光模块的CML接口发送端传输到FPGA的LVDS接口接收端：光模块CDR芯片输出CML电平串行差分信号FE 125Mbps，经过电容值为0.1μF的第一交流耦合电容C1、电容值为0.1μF的第二交流耦合电容C2，电平差分800mV摆幅的差分信号，正负端信号为0~400mV无直流偏置摆幅信号；光模块的CML接口发送端正端信号经过10 kΩ的第二电阻R2和5.68 kΩ的第三电阻R3提供1.2V偏置电压，在1.2V偏置的作用下，光模块的CML接口发送端正端信号的摆幅为1V~1.4V，同理，光模块的CML接口发送端负端信号经过10 kΩ的第四电阻和5.68 kΩ的第五电阻R5提供1.2V偏置电压，在1.2V偏置的作用下，光模块的CML接口发送端负端信号的摆幅为1V~1.4V；FPGA的LVDS接口接收端的正负信号上跨接100Ω的第一电阻，作为LVDS接收信号的阻抗匹配，使得差分信号满足FPGA的2.5V LVDS接收电气特性指标要求；
（2）信号由FPGA的LVDS接口发送端传输到光模块的CML接口接收端：FPGA的LVDS端口发送的正负差分信号为3.5mA电流驱动型信号，经过光模块内电容值为0.1μF的第三交流耦合电容C3、电容值为0.1μF的第四交流耦合电容，FPGA的1.2V共模DC电平被滤除，经过光模块内100Ω的第六电阻，光模块的CML接口接收端正负端电流驱动信号转换为0~350mV的差分信号，使得差分信号满足CDR芯片的接收电气特性要求，被CDR芯片正确接收到。
本实用新型光模块CML电平与FPGA LVDS电平匹配电路实现了光模块和FPGA芯片之间的不同电平高速差分串行信号互联，无高速串行收发器的高云FPGA可以与多路光模块连接，实现了无高速串行接口FPGA接入光模块的技术方案，达到信号传输的目的；支持1片FPGA使用LVDS接口外挂16只FE光模块，125Mbps的FE业务，72h以上高低温循环环境测试，无丢包和误码告警，同时在实际应用中连续6个月无误码的运行。
以上仅是本实用新型的优选实施方式，本实用新型的保护范围并不仅局限于上述实施方式，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理前提下的若干改进和润饰，应视为本实用新型的保护范围。
Claims (8)
1. 一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，包括：光模块、FPGA、差分电路，所述光模块的CML接口发送端通过差分电路与FPGA的LVDS接口接收端连接，所述FPGA的LVDS接口发送端与光模块的CML接口接收端连接；
所述差分电路包括：供电电源VCC、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，所述第二电阻R2的一端、第四电阻R4的一端分别与供电电源VCC连接，所述第二电阻R2的另一端与第三电阻R3的一端连接，所述第四电阻R4的另一端与第五电阻R5的一端连接，所述第三电阻R3的另一端、第五电阻R5的另一端接地。
2.根据权利要求1所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述第二电阻R2的阻值为10kΩ，所述第三电阻R3的阻值为5.68 kΩ，所述第四电阻的阻值为10kΩ，所述第五电阻R5的阻值为5.68 kΩ，所述供电电源VCC的电压为3.3V。
3.根据权利要求1所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述光模块的CML接口发送端正端与第一交流耦合电容C1的一端连接，所述第一交流耦合电容C1的另一端连接于第二电阻R2、第三电阻R3之间；所述光模块的CML接口发送端负端与第二交流耦合电容C2的一端连接，所述第二交流耦合电容C2的另一端连接于第四电阻R4、第五电阻R5之间。
4.根据权利要求3所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述第一交流耦合电容C1、第二交流耦合电容C2的电容值均为0.1μF。
5.根据权利要求3所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述FPGA的LVDS接口接收端的正端连接第一电阻R1的一端，所述FPGA的LVDS接口接收端的负端连接第一电阻R1的另一端。
6. 根据权利要求5所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述第一电阻R1的阻值为100Ω。
7.根据权利要求1所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述光模块的CML接口接收端的正端分别连接第六电阻R6的一端、第三交流耦合电容C3的一端，所述第三交流耦合电容C3的另一端与FPGA的发送端正端连接；所述光模块的CML接口接收端的负端分别连接第六电阻R6的另一端、第四交流耦合电容C4的一端，所述第四交流耦合电容C4的另一端与FPGA的LVDS接口发送端负端连接。
8. 根据权利要求7所述的一种光模块CML电平与FPGA LVDS电平匹配电路，其特征在于，所述第六电阻R6的阻值为100Ω，所述第三交流耦合电容C3、第四交流耦合电容C4的电容值均为0.1μF。
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