CN218276652U

CN218276652U - 时钟电路和电子设备

Info

Publication number: CN218276652U
Application number: CN202222639399.0U
Authority: CN
Inventors: 殷强; 芦文
Original assignee: Shenzhen Zhongke Lanxun Technology Co ltd
Current assignee: Shenzhen Zhongke Lanxun Technology Co ltd
Priority date: 2022-09-30
Filing date: 2022-09-30
Publication date: 2023-01-10
Anticipated expiration: 2032-09-30

Abstract

本申请提供负载时钟电路和电子设备，时钟电路包括充放电模块和充放电控制模块，其中：充放电模块包括多个电阻电容子电路和多个逻辑开关；多个逻辑开关分别连接在多个电阻电容子电路与电源之间或者多个电阻电容子电路与充放电控制模块的输入端之间，多个逻辑开关的控制端均与充放电控制模块的输出端连接；充放电模块用于在至少一个电阻电容子电路与充放电控制模块之间的连接连通的情况下，向充放电控制模块输入充放电电压；充放电控制模块用于根据充放电电压控制多个逻辑开关的通断，以调整多个电阻电容子电路的充放电时序，并根据多个电阻电容子电路的充放电时序输出周期振荡信号。该技术方案可以减少时钟电路的抖动，提高时钟电路的精准度。

Description

时钟电路和电子设备

技术领域

本申请涉及电路领域，尤其涉及时钟电路和电子设备。

背景技术

时钟电路，是电子设备中必不可少的电路，由于电子设备中的各种工作、任务调度均是按时间顺序进行，需要一个准确的时间，时钟电路即为电子设备中产生时间的电路。

在时钟电路设计中，抖动是十分关键的因素。抖动是指信号的定时事件与其理想位置之间的偏差，抖动会对时钟的精确度造成影响，抖动越大，时钟电路的准确度越低。因此，如何降低时钟电路的抖动，成为了一个亟需解决的问题。

实用新型内容

本申请提供时钟电路和电子设备，以解决时钟电路的抖动问题。

第一方面，本申请提供一种时钟电路，所述时钟电路包括充放电模块和充放电控制模块，其中：

所述充放电模块包括多个电阻电容子电路和多个逻辑开关；

所述多个逻辑开关分别连接在所述多个电阻电容子电路与电源之间或者所述多个电阻电容子电路与所述充放电控制模块的输入端之间，所述多个逻辑开关的控制端均与所述充放电控制模块的输出端连接；

所述充放电模块用于在至少一个电阻电容子电路与所述充放电控制模块之间的连接连通的情况下，向所述充放电控制模块输入充放电电压；

所述充放电控制模块用于根据所述充放电电压控制所述多个逻辑开关的通断，以调整所述多个电阻电容子电路的充放电时序，以输出周期振荡信号。

在一种可能的设计中，所述充放电模块包括第一电阻、第二电阻、第一电容、第二电容、第一逻辑开关、第二逻辑开关、第三逻辑开关和第四逻辑开关，其中：所述第一电阻一端与电源连接，所述第一电阻另一端与所述第一逻辑开关的第一开关端、所述第一电容的一端以及所述第二逻辑开关的第一开关端连接，所述第一电容的另一端与所述第一逻辑开关的第二开关端、所述第二电阻的一端、所述第二电容的一端连接并接地，所述第二电阻的另一端与所述第二电容的另一端、所述第三逻辑开关的第一开关端以及所述第四逻辑开关的第一开关端连接，所述第三逻辑开关的第二开关端与所述电源连接，所述第二逻辑开关的第二开关端与所述第四逻辑开关的第二开关端以及所述充放电控制模块的输入端连接。

在一种可能的设计中，所述充放电控制模块包括参考单元、第一比较器和第一反相器；其中：所述参考单元与所述第一比较器的第一输入端连接，所述参考单元用于向所述第一比较器的第一输入端输入第一电压；所述第一比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第一比较器的输出端与所述第一反相器的输入端、所述第一逻辑开关的控制端以及所述第四逻辑开关的控制端连接，所述第一反相器的输出端与所述第二逻辑开关的控制端、所述第三逻辑开关的控制端连接。

在一种可能的设计中，所述第一比较器的第一输入端为反相输入端，所述第一比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为高电平有效开关。

在一种可能的设计中，所述第一比较器的第一输入端为同相输入端，所述第一比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为低电平有效开关。

在一种可能的设计中，所述充放电模块还包括第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接。

在一种可能的设计中，所述充放电模块包括参考单元和第二比较器；其中：所述参考单元与所述第二比较器的第一输入端连接，所述参考单元用于向所述第二比较器的第一输入端输入第一电压；所述第二比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第二比较器的输出端与所述第一逻辑开关的控制端、所述第二逻辑开关的控制端、所述第三逻辑开关的控制端以及所述第四逻辑开关的控制端连接。

在一种可能的设计中，所述第二比较器的第一输入端为反相输入端，所述第二比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第四逻辑开关均为高电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为低电平有效开关。

在一种可能的设计中，所述第二比较器的第一输入端为同相输入端，所述第二比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第四逻辑开关均为低电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为高电平有效开关。

第二方面，提供一种电子设备，包括控制系统和第一方面所述的时钟电路；其中：所述时钟电路用于为所述控制系统产生时钟信号。

本申请可以实现如下技术效果：本申请中的时钟电路，所述时钟电路包括充放电模块和充放电控制模块，其中：所述充放电模块包括多个电阻电容子电路和多个逻辑开关；所述多个逻辑开关分别连接在所述多个电阻电容子电路与电源之间或者所述多个电阻电容子电路与所述充放电控制模块的输入端之间，所述多个逻辑开关的控制端均与所述充放电控制模块的输出端连接；所述充放电模块用于在至少一个电阻电容子电路与所述充放电控制模块之间的连接连通的情况下，向所述充放电控制模块输入充放电电压；所述充放电控制模块用于根据所述充放电电压控制所述多个逻辑开关的通断，以调整所述多个电阻电容子电路的充放电时序，以输出周期振荡信号。由于充放电模块中有多个电阻电容子电路和多个逻辑开关，充放电控制模块通过控制逻辑开关的通断来调整电阻电容子电路的充放电时序，进而输出周期振荡信号，此种情况下充放电控制模块输出的周期振荡信号的信号周期仅与电阻电容的时间常数有关，与在时钟电路中设置延时模块所产生的周期振荡信号相比，本申请的周期振荡信号与延时时间无关，故周期振荡信号受温度和电源电压影响较小，从而可以减少时钟电路的抖动，提高时钟电路的精准度。

附图说明

图1为本申请实施例提供的一种电子设备的结构框图；

图2为本申请实施例提供的一种时钟电路的结构框图；

图3为本申请实施例提供的时钟电路的一种电路原理图；

图4为本申请实施例提供的时钟电路的另一种电路原理图；

图5为本申请实施例提供的时钟电路的又一种电路原理图；

图6为本申请实施例提供的时钟电路的又一种电路原理图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

本申请的时钟电路可适用于基于时钟电路产生时钟以进行工作的电子设备，电子设备包括但不限于为电子播放器、电子表、蓝耳耳机等等。

首先参见图1，图1为本申请实施例提供的一种电子设备的结构框图。如图1所示，电子设备1可包括控制系统10和时钟电路20，其中，时钟电路20与控制系统10连接，用于为控制系统产生时钟信号。具体地，控制系统10为电子设备中用于实现各种控制的电路系统，控制系统10具体可以包括中央处理单元(central processing unit，CPU)或微处理单元(microcontroller unit，MCU)等。不同的电子设备，控制系统实现的控制不同。例如，在电子播放器中，控制系统可以实现音频播放相关的各种控制；在蓝牙耳机中，控制系统可以实现蓝牙控制以及音频播放相关的各种控制；在键盘中，控制系统可以实现各种按键控制；不限于这里举例。可选地，电子设备还可以包括电源系统、负载等电路模块，本申请不做限制。

接下来参见图2，图2为本申请实施例提供的一种时钟电路的结构框图。如图2所示，时钟电路20包括充放电模块201和充放电控制模块202，其中：

所述充放电模块201包括多个电阻电容子电路和多个逻辑开关；

所述多个逻辑开关分别连接在所述多个电阻电容子电路与电源之间或者所述多个电阻电容子电路与所述充放电控制模块的输入端之间，所述多个逻辑开关的控制端均与所述充放电控制模块202的输出端连接；

所述充放电模块201用于在至少一个电阻电容子电路与所述充放电控制模块之间的连接连通的情况下，向所述充放电控制模块202输入充放电电压；

所述充放电控制模块202用于根据所述充放电电压控制所述多个逻辑开关的通断，以调整所述多个电阻电容子电路的充放电时序，以输出周期振荡信号。

其中，电阻电容子电路是指包含有电阻和电容的电路，一个电阻电容子电路包括至少一个电容和至少一个电容。电阻电容子电路中的电阻和电容可以串联，电阻电容串联的电阻电容子电路称为电阻电容串联电路；电阻电容子电路中的电阻和电容也可以并联，电阻电容并联的电阻电容子电路称为电阻电容并联电路。电阻电容子电路中的电容和电阻具体是并联还是串联取决于时钟电路的具体设计。逻辑开关是指基于电平信号导通或断开的开关，逻辑开关可以由多个晶体管组成。充放电模块201为包含多个电阻电容子电路和多个逻辑开关的电路模块。其中，充放电模块中的电阻电容子电路和逻辑开关的数量以及连接关系，取决于具体的电路设计。

充放电控制模块202为输出受输入影响且具有多种输出状态的电路模块。

本申请的总体技术原理如下：充放电控制模块根据充放电电压来调整充放电模块中的多个逻辑开关的通断，使得充放电模块中的多个电阻电容电路的充放电时序发生变化，多个电阻电容电路的充放电时序发生变化使得充放电模块向充放电控制模块输入的充放电电压发生变化，进而使得充放电模块的输出发生变化，形成反馈回路；通过周期性调整电阻电容电路的充放电时序，可以使得充放电模块输出周期性变化，这样即可以产生周期振荡信号。

本申请中的时钟电路，所述时钟电路包括充放电模块和充放电控制模块，其中：所述充放电模块包括多个电阻电容子电路和多个逻辑开关；所述多个逻辑开关分别连接在所述多个电阻电容子电路与电源之间或者所述多个电阻电容子电路与所述充放电控制模块的输入端之间，所述多个逻辑开关的控制端均与所述充放电控制模块的输出端连接；所述充放电模块用于在至少一个电阻电容子电路与所述充放电控制模块之间的连接连通的情况下，向所述充放电控制模块输入充放电电压；所述充放电控制模块用于根据所述充放电电压控制所述多个逻辑开关的通断，以调整所述多个电阻电容子电路的充放电时序，以输出周期振荡信号。由于充放电模块中有多个电阻电容子电路和多个逻辑开关，充放电控制模块通过控制逻辑开关的通断来调整电阻电容子电路的充放电时序，进而输出周期振荡信号，此种情况下充放电控制模块输出的周期振荡信号的信号周期仅与电阻电容的时间常数有关，与在时钟电路中设置延时模块所产生的周期振荡信号相比，本申请的周期振荡信号与延时时间无关，故周期振荡信号受温度和电源电压影响较小，从而可以减少时钟电路的抖动，提高时钟电路的精准度。

以下介绍实现上述时钟电路的一些具体电路设计。参见图3-图6。

在一些可能的设计中，充放电模块可以包括两个电阻电容子电路和四个逻辑开关。

具体地，所述充放电模块包括第一电阻、第二电阻、第一电容、第二电容、第一逻辑开关、第二逻辑开关、第三逻辑开关和第四逻辑开关，其中：所述第一电阻一端与电源连接，所述第一电阻另一端与所述第一逻辑开关的第一开关端、所述第一电容的一端以及所述第二逻辑开关的第一开关端连接，所述第一电容的另一端与所述第一逻辑开关的第二开关端、所述第二电阻的一端、所述第二电容的一端连接并接地，所述第二电阻的另一端与所述第二电容的另一端、所述第三逻辑开关的第一开关端以及所述第四逻辑开关的第一开关端连接，所述第三逻辑开关的第二开关端与所述电源连接，所述第二逻辑开关的第二开关端与所述第四逻辑开关的第二开关端以及所述充放电控制模块的输入端连接。

示例性地，第一电阻和第二电阻可以分别为图3-图6中的电阻R1和电阻R2，第一电容和第二电容可以分别为图3-图6中的电容C1和电容C2，第一逻辑开关、第二逻辑开关、第三逻辑开关以及第四逻辑开关可以分别为图3-图6中的逻辑开关S1、逻辑开关S2、逻辑开关S3和逻辑开关S4。

在所述充放电模块包括上述第一电阻、第二电阻、第一电容、第二电容、第一逻辑开关、第二逻辑开关、第三逻辑开关和第四逻辑开关的情况下，所述充放电控制模块包括参考单元、第一比较器和第一反相器；其中：所述参考单元与所述第一比较器的第一输入端连接，所述参考单元用于向所述第一比较器的第一输入端输入第一电压；所述第一比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第一比较器的输出端与所述第一反相器的输入端、所述第一逻辑开关的控制端以及所述第四逻辑开关的控制端连接，所述第一反相器的输出端与所述第二逻辑开关的控制端、所述第三逻辑开关的控制端连接。

示例性地，参考单元可以为图3或图4中的参考电路S1，第一比较器可以为图3或图4中的比较器AMP1，第一反相器可以为图3或图4中的反相器F1参考电路S1向第一比较器F1的第一输入端输入的第一电压等于电阻R3分压得到的电压，即参考电压。

在一种具体设计中，如图3所示，所述第一比较器的第一输入端为反相输入端，所述第一比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为高电平有效开关。

其中，图3的具体工作原理如下：

在时间范围((2n-2)*t_RC，(2n-1)*t_RC)内，第一比较器AMP1的同相输入端的充电电压V_RC小于第一比较器的反相输入端的第一电压Vref，第一比较器AMP1输出低电平，第一逻辑开关S1和第四逻辑开关S4断开，第一反相器F1输出高电平，第二逻辑开关S2和第三逻辑开关S3闭合；在时间范围((2n-1)*t_RC，2n*t_RC)内，第一比较器AMP1的同相输入端的充电电压V_RC大于第一比较器的反相输入端的第一电压Vref，第一比较器AMP1输出高电平，第一逻辑开关S1和第四逻辑开关S4闭合，第一反相器F1输出低电平，第二逻辑开关S2和第三逻辑开关S3断开。其中，n为正整数，t_RC为电阻电容的时间常数，如此，时钟电路输出的信号的周期T为2t_RC，仅与电阻电容的时间常数有关。

在另一种设计中，如图4所示，所述第一比较器的第一输入端为同相输入端，所述第一比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为低电平有效开关。

其中，图4的具体工作原理如下：

在时间范围((2n-2)*t_RC，(2n-1)*t_RC)内，第一比较器AMP1的反相输入端的充电电压V_RC小于第一比较器AMP1的同相输入端的第一电压Vref，第一比较器AMP1输出高电平，第一逻辑开关S1和第四逻辑开关S4断开，第一反相器F1输出低电平，第二逻辑开关S2和第三逻辑开关S3闭合；在时间范围((2n-1)*t_RC，2n*t_RC)内，第一比较器AMP1的反相输入端的充电电压V_RC大于第一比较器AMP1的同相输入端的第一电压Vref，第一比较器AMP1输出低电平，第一逻辑开关S1和第四逻辑开关S4闭合，第一反相器F1输出高电平，第二逻辑开关S2和第三逻辑开关S3断开。其中，n为正整数，t_RC为电阻电容的时间常数，如此，时钟电路输出的信号的周期T为2t_RC，仅与电阻电容的时间常数有关。

可选地，所述充放电控制模块还可以包括第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接。通过在时钟电路中设置反相器，能够增强时钟电路的驱动能力。

示例性地，第二反相器可以为图3或图4中的反相器F2。

可选地，所述充放电模块也可以包括参考单元和第二比较器；其中：所述参考单元与所述第二比较器的第一输入端连接，所述参考单元用于向所述第二比较器的第一输入端输入第一电压；所述第二比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第二比较器的输出端与所述第一逻辑开关的控制端、所述第二逻辑开关的控制端、所述第三逻辑开关的控制端以及所述第四逻辑开关的控制端连接。

示例性地，参考单元可以为图5或图6中的参考电路S1，第二比较器可以为图5或图6中的比较器AMP2，参考电路S1向第二比较器AMP2的第一输入端输入的第一电压等于电阻R3分压得到的电压，即参考电压。

在一种具体设计中，如图5所示，所述第二比较器的第一输入端为反相输入端，所述第二比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第四逻辑开关均为高电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为低电平有效开关。

其中，图5的具体工作原理如下：

在时间范围((2n-2)*t_RC，(2n-1)*t_RC)内，第二比较器AMP2的同相输入端的充电电压V_RC小于第一比较器的反相输入端的第一电压Vref，第二比较器AMP2输出低电平，第一逻辑开关S1和第四逻辑开关S4断开，第二逻辑开关S2和第三逻辑开关S3闭合；在时间范围((2n-1)*t_RC，2n*t_RC)内，第二比较器AMP2的同相输入端的充电电压V_RC大于第二比较器AMP2的反相输入端的第一电压Vref，第二比较器AMP2输出高电平，第一逻辑开关S1和第四逻辑开关S4闭合，第二逻辑开关S2和第三逻辑开关S3断开。其中，n为正整数，t_RC为电阻电容的时间常数，如此，时钟电路输出的信号的周期T为2t_RC，仅与电阻电容的时间常数有关。

在另一种具体设计中，如图6所示，所述第二比较器的第一输入端为同相输入端，所述第二比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第四逻辑开关均为低电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为高电平有效开关。

其中，图6的具体工作原理如下：

在时间范围((2n-2)*t_RC，(2n-1)*t_RC)内，第二比较器AMP2的反相输入端的充电电压V_RC小于第一比较器的同相输入端的第一电压Vref，第二比较器AMP2输出高电平，第一逻辑开关S1和第四逻辑开关S4断开，第二逻辑开关S2和第三逻辑开关S3闭合；在时间范围((2n-1)*t_RC，2n*t_RC)内，第二比较器AMP2的反相输入端的充电电压V_RC大于第一比较器的同相输入端的第一电压Vref，第二比较器AMP2输出低电平，第一逻辑开关S1和第四逻辑开关S4闭合，第二逻辑开关S2和第三逻辑开关S3断开。其中，n为正整数，t_RC为电阻电容的时间常数，如此，时钟电路输出的信号的周期T为2t_RC，仅与电阻电容的时间常数有关。

可选地，所述充放电控制模块还包括第三反相器和第四反相器，其中，第三反相器的输入端与第二比较器的输出端连接，所述第三反相器的输出端与所述第四反相器的输入端连接。通过在时钟电路中设置两级反相器，能够使得时钟电路的输出与比较器的输出一致，同时可以增强时钟电路的驱动能力。

示例性地，第三反相器和第四反相器可以分别为图5或图6中的反相器F3和反相器F4。

不限于上述图3-图6所示的电路结构，在可选实施方式中，充放电模块和充放电控制模块还可以有更多的实现方式和连接方式，本申请不做限制。

结合上述图3-图6的电路可知，在时钟电路中设置多个电阻电容子电路，并设置多个逻辑开关来调整控制电阻电容子电路充放电的时序，使得电阻电容子电路充放电的时序与时钟电路的输出相关且呈周期性变化，可以使得时钟电路输出周期振荡信号，由于是改变电阻电容电路的充放电时序来形成周期振荡信号，周期振荡信号的振荡周期仅与电阻电容的时间常数相关，能够不受温度、电源电压等影响，因而可以减少时钟信号的抖动，提高时钟信号的精度。

以上所揭露的仅为本实用新型较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型权利要求所作的等同变化，仍属本实用新型所涵盖的范围。

Claims

1.一种时钟电路，其特征在于，所述时钟电路包括充放电模块和充放电控制模块，其中：

所述充放电模块包括多个电阻电容子电路和多个逻辑开关；

2.根据权利要求1所述的时钟电路，其特征在于，所述充放电模块包括第一电阻、第二电阻、第一电容、第二电容、第一逻辑开关、第二逻辑开关、第三逻辑开关和第四逻辑开关，其中：

所述第一电阻一端与电源连接，所述第一电阻另一端与所述第一逻辑开关的第一开关端、所述第一电容的一端以及所述第二逻辑开关的第一开关端连接，所述第一电容的另一端与所述第一逻辑开关的第二开关端、所述第二电阻的一端、所述第二电容的一端连接并接地，所述第二电阻的另一端与所述第二电容的另一端、所述第三逻辑开关的第一开关端以及所述第四逻辑开关的第一开关端连接，所述第三逻辑开关的第二开关端与所述电源连接，所述第二逻辑开关的第二开关端与所述第四逻辑开关的第二开关端以及所述充放电控制模块的输入端连接。

3.根据权利要求2所述的时钟电路，其特征在于，所述充放电控制模块包括参考单元、第一比较器和第一反相器；其中：

所述参考单元与所述第一比较器的第一输入端连接，所述参考单元用于向所述第一比较器的第一输入端输入第一电压；

所述第一比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第一比较器的输出端与所述第一反相器的输入端、所述第一逻辑开关的控制端以及所述第四逻辑开关的控制端连接，所述第一反相器的输出端与所述第二逻辑开关的控制端、所述第三逻辑开关的控制端连接。

4.根据权利要求3所述的时钟电路，其特征在于，所述第一比较器的第一输入端为反相输入端，所述第一比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为高电平有效开关。

5.根据权利要求3所述的时钟电路，其特征在于，所述第一比较器的第一输入端为同相输入端，所述第一比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第二逻辑开关、所述第三逻辑开关以及所述第四逻辑开关均为低电平有效开关。

6.根据权利要求3-5任一项所述的时钟电路，其特征在于，所述充放电模块还包括第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接。

7.根据权利要求2所述的时钟电路，其特征在于，所述充放电模块包括参考单元和第二比较器；其中：

所述参考单元与所述第二比较器的第一输入端连接，所述参考单元用于向所述第二比较器的第一输入端输入第一电压；

所述第二比较器的第二输入端与所述第二逻辑开关的第二开关端、所述第四逻辑开关的第二开关端连接，所述第二比较器的输出端与所述第一逻辑开关的控制端、所述第二逻辑开关的控制端、所述第三逻辑开关的控制端以及所述第四逻辑开关的控制端连接。

8.根据权利要求7所述的时钟电路，其特征在于，所述第二比较器的第一输入端为反相输入端，所述第二比较器的第二输入端为同相输入端，所述第一逻辑开关、所述第四逻辑开关均为高电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为低电平有效开关。

9.根据权利要求7所述的时钟电路，其特征在于，所述第二比较器的第一输入端为同相输入端，所述第二比较器的第二输入端为反相输入端，所述第一逻辑开关、所述第四逻辑开关均为低电平有效开关，所述第二逻辑开关、所述第三逻辑开关均为高电平有效开关。

10.一种电子设备，其特征在于，包括控制系统和权利要求1-9任一项所述的时钟电路；

所述时钟电路用于为所述控制系统提供时钟信号。