CN217904515U - 一种像素电路及图像传感器 - Google Patents

Abstract

本实用新型描述了一种像素电路，包括：像素阵列，像素阵列包括以拜尔阵列排布的多个像素单元，每个像素单元由n²个具有相同滤色器的像素组成；传输控制线分别触发导通第一、第二像素单元中各像素的传输晶体管，以输出第一像素单元中各像素对应的第一输出值和第二像素单元中各像素对应的第二输出值，并基于第一输出值和第二输出值进行对焦控制；或者，传输控制线分别触发导通第一、第二像素单元中各像素的传输晶体管，以输出第一像素单元中各像素对应的第一输出值和第一像素单元和第二像素单元中各像素对应的第三输出值，并基于第一输出值和第三输出值进行对焦控制。本实用新型还描述了包含上述像素电路的图像传感器。

Description

一种像素电路及图像传感器

技术领域

本实用新型涉及图像传感器领域，特别是涉及一种像素电路以及包含该像素电路的图像传感器。

背景技术

自动对焦技术在图像传感器中起着重要的作用，尤其是使用手机等消费电子产品进行拍摄时，自动对焦可以进一步提升用户体验。目前，在高端CMOS图像传感器芯片中常见的为相位检测自动对焦(Phase Detection Auto Focus，PDAF)技术。PDAF是通过在像素阵列中选取一些像素点作为相位检测像素，用特殊材料分别遮挡相位检测像素的左半边和右半边(或者上半边和下半边)，在读出时可以分别获得入射光的左相位信息和右相位信息，通过算法可以计算出镜头需要移动的量，来实现自动对焦。这种方法的缺点在于：用来做相位检测的像素点无法正常成像，在实际图像上要根据周围像素点的成像信息做算法补偿，因此用来做相位检测的像素点数量不能太多(例如3％或6％PDAF)；同时在暗光条件下进光量较少，这会导致相位检测和补偿的精度不足。

而随着图像传感器阵列不断增大，在1亿甚至2亿以上像素中，数据量以及帧率和功耗随着阵列的增大不断增大，在现有的拍照技术当中，需要各种优化方案来提升相位对焦技术，来满足在数据量、功耗以及帧率方面的性能要求。

实用新型内容

有鉴于此，本实用新型提供一种像素电路以及包含该像素电路的图像传感器。

本实用新型提供了一种像素电路，包括：

像素阵列，像素阵列包括以拜尔阵列排布的多个像素单元，每个像素单元由n²个具有相同滤色器的像素组成，每个像素均包括光电转换元件和传输晶体管，且n为大于等于4的偶数；

传输控制线，被配置为控制选择导通需被读取的像素的传输晶体管，以将像素中光电转换元件的累积电荷传输至浮动扩散点；

位线，被配置为读出需被读取的像素的像素信号；

其中，至少若干个像素单元均包括第一像素单元与第二像素单元；传输控制线触发导通第一像素单元中各像素的传输晶体管，以通过位线输出第一像素单元中各像素对应的第一输出值，传输控制线触发导通第二像素单元中各像素的传输晶体管，以通过位线输出第二像素单元中各像素对应的第二输出值，并基于第一输出值和第二输出值进行对焦控制；或者，

传输控制线触发导通第一像素单元中各像素的传输晶体管，以通过位线输出第一像素单元中各像素对应的第一输出值，传输控制线触发导通第二像素单元中各像素的传输晶体管，以通过位线输出第一像素单元和第二像素单元中各像素对应的第三输出值，并基于第一输出值和第三输出值进行对焦控制。

可选地，第一像素单元由该像素单元中位于奇数列的像素组成，第二像素单元由该像素单元中位于偶数列的像素组成；或者，第一像素单元由该像素单元中位于偶数列的像素组成，第二像素单元由该像素单元中位于奇数列的像素组成。

可选地，第一像素单元由该像素单元中位于奇数行的像素组成，第二像素单元由该像素单元中位于偶数行的像素组成；或者，第一像素单元由该像素单元中位于偶数行的像素组成，第二像素单元由该像素单元中位于奇数行的像素组成。

可选地，n＝4，每个像素单元包括4个四共享像素单元，每个四共享像素单元由共用一个微透镜的2×2像素组成，且2×2像素的传输晶体管藕接至同一个浮动扩散点。

可选地，单一像素单元中：对应设置的位线包括第一位线和第二位线，其中，第一位线对应两个位于同一列的四共享像素单元设置，第二位线对应另两个位于同一列的四共享像素单元设置。

可选地，第一位线和第二位线短接，以使像素单元中位于同一行的四共享像素单元的像素信号合并读出。

可选地，像素单元中位于同一列的四共享像素单元同时接收行选控制信号，以将像素信号通过第一位线或者第二位线合并读出。

可选地，像素单元中位于同一列的四共享像素单元同时接收行选控制信号，第一位线和第二位线短接，以使像素单元中各四共享像素单元的像素信号合并读出。

可选地，第一位线和第二位线之间设置有受合并控制信号触发导通的合并控制开关，以控制第一位线与第二位线短接与否。

可选地，像素电路还包括：复位晶体管，耦接于第一电压源和浮动扩散点之间，被配置为对像素电路进行复位；和/或，放大晶体管，耦接至浮动扩散点，被配置为对浮动扩散点的电压信号进行放大输出；和/或，双转换增益控制单元，双转换增益控制单元耦接在复位晶体管与浮动扩散点之间，被配置为实现增益控制；和/或，行选晶体管，行选晶体管耦接在放大晶体管的输出端与位线之间，行选晶体管的栅极接收行选控制信号，用于输出浮动扩散点的电压信号。

可选地，每一列的四共享像素单元均对应设置有两条位线，相邻列的位线中奇数列相互短接，以形成第一位线组，相邻列的位线中偶数列相互短接以形成第二位线组，以使像素单元内位于同一行的四共享像素单元通过第一位线组或第二位线组合并读出。

可选地，像素单元内位于同一列的四共享像素单元同时接收行选控制信号，以通过第一位线组或第二位线组合并读出。

可选地，列方向上具有不同滤色器的相邻两个像素单元同时接收行选控制信号，且一者通过第一位线组读出，另一者通过第二位线组读出。

本实用新型还提供了一种包括上述像素电路的图像传感器。

与现有技术相比，本实用新型至少具有如下突出的优点之一：

本实用新型设计了一种可用于1亿像素与2亿像素的像素结构，以提高图像传感器的分辨率。并利用第一对焦相位信息与第二对焦相位信息或者利用第一对焦相位信息与图像信息，做相位计算，使相位点密度为100％，解决了相位检测的像素点无法正常成像的技术问题；同时像素电路中的合并读出带来感度等效可达若干倍的像素感光面积，大幅提升信噪比，可以进一步优化弱光下相位对焦能力。

附图说明

图1为本申请提供的一种像素阵列的局部结构示意图；

图2为图1所示像素阵列对应的一种像素电路的结构示意图；

图3为本申请提供的一种相位对焦的实现方式示意图；

图4为本申请提供的一种像素阵列的结构示意图；

图5为图4所示的像素电路的一种时序控制图；

图6为图4所示的像素电路的另一种时序控制图；

图7为图4所示的像素电路的又一种时序控制图；

图8为图4所示的像素电路的又一种时序控制图；

图9为本申请提供的另一种像素阵列的结构示意图；

图10为本申请提供的一种图像传感器的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本实用新型做进一步说明。

需要说明地是，在以下描述中阐述了具体细节以便于充分理解本实用新型。但是本实用新型能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广。因此本实用新型不受下面公开的具体实施方式的限制。

本申请提供一种拜尔阵列的像素布局，请参考图1，像素阵列10包括以拜尔阵列RGGB排布的多个像素单元100，每个像素单元100由n²个具有相同滤色器的像素101组成，且n为大于等于4的偶数。

可以理解地，在图1中，n＝4，即一个像素单元由16个具有相同滤色器的像素组成，在本申请的其他实施例中，n可以等于6，即一个像素单元由36个具有相同滤色器的像素组成，或者，n也可以等于8，即一个像素单元由64个具有相同滤色器的像素组成，并且像素阵列内的像素单元均以拜尔阵列RGGB的形式排列，此种像素阵列的布局可以运用在1亿甚至2亿以上像素中，进而提高图像传感器的分辨率。

图2为图1所示像素阵列对应的一种像素电路的结构示意图。其中，每个像素均包括光电转换元件PD和传输晶体管TX。像素电路还包括：传输控制线tx，被配置为控制选择导通需被读取的像素的传输晶体管TX，以将像素中光电转换元件PD的累积电荷传输至浮动扩散点FD。如图2所示，像素电路包括四条传输控制线txa、txb、txc以及txd，其中，传输控制线txa与PD1的传输晶体管TXA对应，传输控制线txb与PD2的传输晶体管TXB对应，传输控制线txc与PD3的传输晶体管TXC对应，传输控制线txd与PD4的传输晶体管TXD对应，以分别导通各像素的传输晶体管。像素电路还包括：位线bitline，被配置为读出需被读取的像素的像素信号。

需要说明地，本申请后续皆以n＝4为例说明，即一个像素单元由16个具有相同滤色器的像素，之后不在赘述。结合参考图1、2，每个像素单元100包括4个四共享像素单元200，每个四共享像素单元200由共用一个微透镜的2×2像素101组成，且2×2像素的传输晶体管TX藕接至同一个浮动扩散点FD。

可选地，继续参考图2，像素电路还包括：复位晶体管RST，耦接于第一电压源和浮动扩散点FD之间，被配置为对像素电路进行复位；和/或，放大晶体管SF，耦接至浮动扩散点FD，被配置为对浮动扩散点FD的电压信号进行放大输出；和/或，双转换增益控制单元DCG，双转换增益控制单元DCG耦接在复位晶体管RST与浮动扩散点FD之间，被配置为实现增益控制；和/或，行选晶体管RS，行选晶体管RS耦接在放大晶体管SF的输出端与位线bitline之间，行选晶体管RS的栅极接收行选控制信号rs，用于输出浮动扩散点FD的电压信号。

其中，至少若干个像素单元包括第一像素单元与第二像素单元。可以理解地，至少若干个像素单元指的是可以选择像素阵列中部分像素单元做相位对焦，也可以选择像素阵列中所有像素单元做相位对焦。可选地，第一像素单元由该像素单元中位于奇数列的像素组成，第二像素单元由该像素单元中位于偶数列的像素组成，即可通过分别获得左右对焦相位信息来实现对焦控制，也可以通过获得左对焦相位信息以及该像素单元的总图像信息来实现对焦控制；或者，第一像素单元由该像素单元中位于偶数列的像素组成，第二像素单元由该像素单元中位于奇数列的像素组成，即可通过分别获得左右对焦相位信息来实现对焦控制，也可以通过获得右对焦相位信息以及该像素单元的总图像信息来实现对焦控制。可选地，第一像素单元由该像素单元中位于奇数行的像素组成，第二像素单元由该像素单元中位于偶数行的像素组成，即可通过分别获得上下对焦相位信息来实现对焦控制，也可以通过获得上对焦相位信息以及该像素单元的总图像信息来实现对焦控制；或者，第一像素单元由该像素单元中位于偶数行的像素组成，第二像素单元由该像素单元中位于奇数行的像素组成，即可通过分别获得上下对焦相位信息来实现对焦控制，也可以通过获得下对焦相位信息以及该像素单元的总图像信息来实现对焦控制。

如图3所示，图3为本申请提供的一种相位对焦的实现方式示意图。以左右对焦控制为例，第一像素单元L包括像素L0-L7，第二像素单元R包括像素R0-R7，传输控制线触发导通第一像素单元L中各像素L0-L7的传输晶体管，以通过位线bitline输出第一像素单元L中各像素L0-L7对应的第一输出值，之后对该像素单元的浮动扩散点进行复位，以清空第一输出值对应的相位信息，再通过传输控制线触发导通第二像素单元R中各像素R0-R7的传输晶体管，以通过位线bitline输出第二像素单元R中各像素R0-R7对应的第二输出值，并基于第一输出值和第二输出值进行对焦控制；或者，传输控制线触发导通第一像素单元L中各像素L0-L7的传输晶体管，以通过位线bitline输出第一像素单元L中各像素L0-L7对应的第一输出值，传输控制线再触发导通第二像素单元R中R0-R7的传输晶体管，以通过位线bitline输出第三输出值，由于第一像素单元L中各像素L0-L7的相位信息对应电压值还留存在浮动扩散点，因此输出的第三输出值为第一像素单元L中各像素L0-L7与第二像素单元R中各像素R0-R7的总图像信息对应的值，并基于第一输出值和第三输出值进行对焦控制。

因此，在本申请中，可通过对(L0+L1)/(L2+L3)/(L4+L5)/(L6+L7)合并以读出第一对焦相位信息，并以类似的方式对(R0+R1)/(R2+R3)/(R4+R5)/(R6+R7)合并以读出第二对焦相位信息，该模式称为RSRS模式，并对第一对焦相位信息和第二对焦相位信息进行后续的数字处理，可以计算出相位差，从而进行自动对焦。也可以先通过对(L0+L1)/(L2+L3)/(L4+L5)/(L6+L7)合并以读出第一对焦相位信息，此时像素电路内浮动扩散点FD还留存有第一对焦相位信息对应的电压，再通过打开(R0+R1)/(R2+R3)/(R4+R5)/(R6+R7)各像素对应的传输晶体管，并将(L0+L1)/(L2+L3)/(L4+L5)/(L6+L7)和(R0+R1)/(R2+R3)/(R4+R5)/(R6+R7)这两个像素信号叠加在一起，得到相加后总的图像信息，也可以计算出相位差，从而进行自动对焦。该模式称为RSS模式，该模式可以优化功耗和暗光信噪比，在1亿甚至2亿以上像素中，该模式可能成为主流应用方案。

需要说明地，上述两种相位对焦模式都可以应用在像素阵列中所有像素内，以实现像素阵列内全向自动对焦(ALL Direction Auto Focus，ADAF)技术。

请继续参考图4，图4为本申请提供的一种像素阵列的结构示意图。单一像素单元中：对应设置的位线bitline包括第一位线和第二位线，其中，第一位线对应两个位于同一列的四共享像素单元设置，第二位线对应另两个位于同一列的四共享像素单元设置。如图4所示，Row 0、Row 1行中Column 0、Column 1列的4个四共享像素单元中，位于Column 0列的两个四共享像素单元对应第一位线bitline 0，位于Column 1列的两个四共享像素单元对应第二位线bitline 1，以分别读出图像信号。

可选地，继续参考图4，可以在第一位线和第二位线之间设置有受合并控制信号hbin_ctrl触发导通的合并控制开关，以控制第一位线与第二位线短接与否。

在本申请的一些实施例中，对应的像素电路的RSRS读出模式的时序控制图如图5所示，在读取Row 0行和Row 1行时，首先传输控制线txb和txd控制PD2和PD4的传输晶体管TXB和TXD导通，读出像素单元内位于奇数列的像素的像素信号,以获得左对焦相位信息；然后复位晶体管RST对像素电路的浮动扩散点FD进行复位，以清除浮动扩散点FD内的左对焦相位信息；然后传输控制线txa和txc控制PD1和PD3的传输晶体管TXA和TXC导通，读出像素单元内位于偶数列的像素的像素信号，以获得右对焦相位信息。

在本申请的一些实施例中，对应的像素电路的RSS读出模式的时序控制图如图6-8所示，在读取Row 0行和/或Row 1行时，首先传输控制线txb和txd控制PD2和PD4的传输晶体管TXB和TXD导通，读出像素单元内位于奇数列的像素的像素信号,以获得左对焦相位信息；然后传输控制线txa和txc控制PD1和PD3的传输晶体管TXA和TXC导通，由于浮动扩散点FD内还留存有左对焦相位信息的对应电压，并与该像素单元内位于偶数列的像素的右对焦相位信息叠加，以获得像素单元的图像信息。

如图6所示，通过控制受合并控制信号hbin_ctrl处于高电平使得第一位线和第二位线短接，以使像素单元中位于同一行的四共享像素单元的像素信号合并读出，以实现横向合并(H2 binning)。由于像素单元内位于同一行的两个四共享像素单元的滤色器相同，且位于同一行的四共享像素单元会接收同一行选控制信号，可以通过两条位线短接读出总的图像信号至一个模数转换器AD中以进行后续数据处理，例如读取Row 0行时，将Column0/Column1的像素binning，binning后的数据可以选通从Column0或者Column1经由列方向输出，这样使得列方向像素稀疏，数据减半，实现帧率提升。并且横向binning的时候，在读某一行的数据时，由于两条位线bitline短接，只需要选用两个AD其中的一个AD即可，剩下的一个AD可以闲置。

如图7所示，使像素单元中位于同一列的四共享像素单元同时接收行选控制信号，以将像素信号通过第一位线或者第二位线合并读出，以实现纵向合并(V2 binning)。由于像素单元内位于同一列的两个四共享像素单元的滤色器相同，使得两个四共享像素单元接收同一行选控制信号，例如Row 0和Row 1是相同的滤色器，rs<0>、rs<1>可以采用同一个行选控制信号，在纵向binning时可以选通一行的rs信号即可。相当于总的行数少了一半，进一步提升像素处理的帧率，针对慢动作的图像抓拍可以进一步提升。

如图8所示，像素单元中位于同一列的四共享像素单元同时接收行选控制信号，控制受合并控制信号hbin_ctrl处于高电平使得第一位线和第二位线短接，使像素单元中各四共享像素单元的像素信号合并读出，以实现横纵向合并(V2H2 binning)。由于像素单元内四个四共享像素单元的滤色器相同，可以使像素单元中位于不同列的四共享像素单元同时接收行选控制信号，并将两条位线短接，读出总的图像信号至一个AD中以进行后续数据处理。因为横向binning的时候使得像素阵列的列方向稀疏，所以列方向有一个AD处于闲置状态，而纵向binning的时候使得像素阵列的行方向稀疏，因此，当采用横纵向合并的方案时，可以实现同时横向和纵向的binning，例如当Column0/Column1横向binning时，bitline0、bitline1短接，假设binning后共同通过AD0输出数据，AD1闲置；而同时使得Row0/1纵向binning，则此时将Row0/1以及Column0/Column1的四个四共享像素单元的图像信息同时通过AD0输出数据。如此不仅实现了横向2倍的数据减半，也实现了纵向的2倍数据减半。整体实现的效果为，同一时刻的数据输出量为未binning前1/2，数据量整体变为原来的1/4，这样极大提升了图像处理的帧率，使得可以抓拍更多的慢动作。此外，可以利用第一对焦相位信息与第二对焦相位信息或者利用第一对焦相位信息与图像信息，做相位计算，使相位点密度为100％,同时binning带来感度等效16倍的像素感光面积，大幅提升信噪比，可以进一步优化弱光下相位对焦能力。

在本申请的一些实施例中，每一列的四共享像素单元均对应设置有两条位线，相邻列的位线中奇数列相互短接，以形成第一位线组，相邻列的位线中偶数列相互短接以形成第二位线组，以使像素单元内位于同一行的四共享像素单元通过第一位线组或第二位线组合并读出。如图9所示，图9为本申请提供的另一种像素阵列的结构示意图；在本申请实施例中，采用2x bitline的方法实现binning的模式，每一列的四共享像素单元均对应设置有两条位线，则图9中设置有四条位线，分别为BL0_0、BL1_0、BL0_1以及BL1_1，其中，BL0_0、BL0_1与位于Column0列上的四共享像素单元对应设置，BL1_0、BL1_1与位于Column1列上的四共享像素单元对应设置。可以理解地，这里的对应设置并不特指为连接关系。2x bitline实现binning的具体实现方式如下：当Column0/Column1横向binning时，位于位线中奇数列的BL0_0、BL1_0短接形成的第一位线组通过AD0量化，位于位线中偶数列的BL0_1、BL1_1短接形成的第二位线组通过AD1量化。本申请实施例通过采用2x bitline并两两短接的方式保证横向binning时所有的AD处于工作状态，不存在闲置的AD，提升了后续数据处理的效率。

可选地，像素单元内位于同一列的四共享像素单元同时接收行选控制信号，以通过第一位线组或第二位线组合并读出，可以实现像素单元内的纵向合并读出。而位线两两短接使得像素单元内位于同一行的四共享像素单元合并读出，当像素单元内位于同一列的四共享像素单元同时接收行选控制信号，既可以实现横纵向合并读出，即像素单元内所有四共享像素单元合并读出。

在本申请的一些实施例中，列方向上具有不同滤色器的相邻两个像素单元同时接收行选控制信号，且一者通过第一位线组读出，另一者通过第二位线组读出。继续参考图9，当Row0/Row1、Row2/Row 3分别纵向binning时，使得这四行同时接收行选控制信号，则此时将Row0/Row1以及Column0/Column1对应的四个四共享像素单元同时通过BL0_0、BL1_0短接形成的第一位线组输出并经AD0量化输出数据，将Row2/Row 3以及Column0/Column1对应的四个四共享像素单元同时通过BL0_1、BL1_1短接形成的第二位线组输出并经AD1量化输出数据，即可实现像素单元内横纵向binning。本申请实施例通过在选中对应列上同时选中4行以保证所有的AD处于工作状态，不存在闲置的AD，提升了后续数据处理的效率。

请参阅图10，如图10所示，本申请还提供一种图像传感器1000，包括像素阵列1100，像素阵列1100按行和列排列，像素阵列1100中的像素阵列可为图4或图9所示的像素结构，像素电路结构可如图2所示，具体情况请参考上述描述，在此不再赘述。

除此之外，作为示意性的实施例，该图像传感器1000还包括逻辑控制模块1200、行驱动模块1300、列驱动模块1400、列A/D转换模块1500以及图像处理模块1600；其中：

逻辑控制模块1200用于控制整个系统的工作时序逻辑；

行驱动模块1300和列驱动模块1400的一端与逻辑控制模块1200连接，另一端与像素阵列1100耦接，用于驱动和控制像素阵列1100中的各控制信号线；具体地，行驱动模块1300用于向像素阵列1100提供对应的行控制信号；列驱动模块1400用于向像素阵列1100提供对应的列控制信号；

列A/D转换模块1500对应像素阵列1100中的每列像素，用于在逻辑控制模块120的控制下实现列信号的模拟/数字转换；

图像处理模块1600用于在逻辑控制模块1200的控制下对列A/D转换模块150输出的图像数字信号进行图像处理。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (14)

1.一种像素电路，其特征在于，包括：

像素阵列，所述像素阵列包括以拜尔阵列排布的多个像素单元，每个所述像素单元由n²个具有相同滤色器的像素组成，每个所述像素均包括光电转换元件和传输晶体管，且n为大于等于4的偶数；

传输控制线，被配置为控制选择导通需被读取的所述像素的传输晶体管，以将所述像素中光电转换元件的累积电荷传输至浮动扩散点；

位线，被配置为读出需被读取的所述像素的像素信号；

其中，至少若干个所述像素单元内包括第一像素单元与第二像素单元；所述传输控制线被配置为触发导通所述第一像素单元中各像素的传输晶体管，以通过所述位线输出所述第一像素单元中各像素对应的第一输出值，所述传输控制线还被配置为触发导通所述第二像素单元中各像素的传输晶体管，以通过所述位线输出所述第二像素单元中各像素对应的第二输出值，并基于所述第一输出值和所述第二输出值进行对焦控制；或者，

所述传输控制线被配置为触发导通所述第一像素单元中各像素的传输晶体管，以通过所述位线输出所述第一像素单元中各像素对应的第一输出值，所述传输控制线还被配置为触发导通所述第二像素单元中各像素的传输晶体管，以通过所述位线输出所述第一像素单元和所述第二像素单元中各像素对应的第三输出值，并基于所述第一输出值和所述第三输出值进行对焦控制。

2.如权利要求1所述的像素电路，其特征在于，所述第一像素单元由该所述像素单元中位于奇数列的像素组成，所述第二像素单元由该所述像素单元中位于偶数列的像素组成；或者，

所述第一像素单元由该所述像素单元中位于偶数列的像素组成，所述第二像素单元由该所述像素单元中位于奇数列的像素组成。

3.如权利要求1所述的像素电路，其特征在于，所述第一像素单元由该所述像素单元中位于奇数行的像素组成，所述第二像素单元由该所述像素单元中位于偶数行的像素组成；或者，

所述第一像素单元由该所述像素单元中位于偶数行的像素组成，所述第二像素单元由该所述像素单元中位于奇数行的像素组成。

4.如权利要求1所述的像素电路，其特征在于，n＝4，每个所述像素单元包括4个四共享像素单元，每个所述四共享像素单元由共用一个微透镜的2×2所述像素组成，且2×2所述像素的传输晶体管藕接至同一个浮动扩散点。

5.如权利要求4所述的像素电路，其特征在于，单一所述像素单元中：

对应设置的所述位线包括第一位线和第二位线，其中，所述第一位线对应两个位于同一列的所述四共享像素单元设置，所述第二位线对应另两个位于同一列的所述四共享像素单元设置。

6.如权利要求5所述的像素电路，其特征在于，所述第一位线和所述第二位线短接，以使所述像素单元中位于同一行的所述四共享像素单元的像素信号合并读出。

7.如权利要求5所述的像素电路，其特征在于，所述像素单元中位于同一列的所述四共享像素单元同时接收行选控制信号，以将像素信号通过所述第一位线或者所述第二位线合并读出。

8.如权利要求5所述的像素电路，其特征在于，所述像素单元中位于同一列的所述四共享像素单元同时接收行选控制信号，所述第一位线和所述第二位线短接，以使所述像素单元中各所述四共享像素单元的像素信号合并读出。

9.如权利要求5-8任一项所述的像素电路，其特征在于，所述第一位线和所述第二位线之间设置有受合并控制信号触发导通的合并控制开关，以控制所述第一位线与所述第二位线短接与否。

10.如权利要求4所述的像素电路，其特征在于，所述像素电路还包括：

复位晶体管，耦接于第一电压源和所述浮动扩散点之间，被配置为对所述像素电路进行复位；和/或，

放大晶体管，耦接至所述浮动扩散点，被配置为对所述浮动扩散点的电压信号进行放大输出；和/或，

双转换增益控制单元，双转换增益控制单元耦接在复位晶体管与浮动扩散点之间，被配置为实现增益控制；和/或，

行选晶体管，所述行选晶体管耦接在放大晶体管的输出端与所述位线之间，所述行选晶体管的栅极接收行选控制信号，用于输出所述浮动扩散点的电压信号。

11.如权利要求4所述的像素电路，其特征在于，每一列的所述四共享像素单元均对应设置有两条位线，相邻列的所述位线中奇数列相互短接，以形成第一位线组，相邻列的所述位线中偶数列相互短接以形成第二位线组，以使所述像素单元内位于同一行的所述四共享像素单元通过所述第一位线组或所述第二位线组合并读出。

12.如权利要求11所述的像素电路，其特征在于，所述像素单元内位于同一列的所述四共享像素单元同时接收行选控制信号，以通过所述第一位线组或所述第二位线组合并读出。

13.如权利要求12所述的像素电路，其特征在于，列方向上具有不同滤色器的相邻两个所述像素单元同时接收行选控制信号，且一者通过所述第一位线组读出，另一者通过所述第二位线组读出。

14.一种图像传感器，其特征在于，包括如权利要求1-13中任一项所述的像素电路。

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