CN217640195U - 通用串行总线功率递送类型接口以及汇设备 - Google Patents

Abstract

本公开的实施例涉及通用串行总线功率递送类型接口以及汇设备。一种通用串行总线功率递送类型接口，其特征在于，包括：第一节点，被配置为接收第一电源电位，第二节点，被配置为递送第二电源电位，以及第三节点，被配置为处于参考电位；第一电阻器，被连接在耦合到第一节点的第四节点和第五节点之间；第一金属氧化物半导体MOS晶体管，连接在第五节点和第二节点之间；第二双极型晶体管，具有连接到第一MOS晶体管的栅极的集电极，以及连接到第四节点或第五节点的发射极；以及第一电路，被配置为将从第一电阻器中的电流确定的控制电位递送到第二双极型晶体管的基极。利用本公开的实施例，有利地实现较短的响应时间从而实现较快的检测。

Description

通用串行总线功率递送类型接口以及汇设备

技术领域

本公开总体上涉及适于实现“功率输送”技术的USB(“通用串行总线”)C-类型接口电路，或USB-C接口，也被称为USB PD-类型接口，或更简化地，称为USB PD接口。

背景技术

USB PD技术是用于USB-C类型线缆和连接器上的技术。这种技术在其他方面之外使得能够管理电子设备的功率。

在称作汇的设备由称作源的其他设备，通过实现USB PD技术的供电期间，源的USB-C连接器可能经由适合USB PD技术的线缆耦合到汇的USB-C连接器。

在汇侧，USB-C类型连接器经由USB PD接口电耦合到汇的应用或电路。接口例如实现由USB PD接口定义的协议，诸如，例如供电的协商，其协商了源将被递送到汇以对汇供电。

已知的具有汇的角色的设备的USB PD接口，在USB PD技术的实现中经受各种限制。

实用新型内容

本公开的目的是提供一种通用串行总线功率递送类型接口设备以及一种汇设备，以至少部分地解决现有技术中存在的上述问题。

本公开的一方面提供了一种通用串行总线功率递送类型接口，包括：第一节点，被配置为接收第一电源电位，第二节点，被配置为递送第二电源电位，以及第三节点，被配置为处于参考电位；第一电阻器，被连接在耦合到第一节点的第四节点和第五节点之间；第一金属氧化物半导体MOS晶体管，连接在第五节点和第二节点之间；第二双极型晶体管，具有连接到第一MOS晶体管的栅极的集电极，以及连接到第四节点或第五节点的发射极；以及第一电路，被配置为将从第一电阻器中的电流确定的控制电位递送到第二双极型晶体管的基极。

根据一个或多个实施例，其中第一电路被配置为确定控制电位，以相对于电流阈值限制在第一电阻器中的电流。

根据一个或多个实施例，其中第一电路被配置为当在第一电阻器中的电流增加到高于电流阈值时，增加第二双极型晶体管的基极-发射极电压。

根据一个或多个实施例口，其中第一MOS晶体管是P沟道MOS(PMOS)晶体管，并且第二双极型晶体管是PNP晶体管。

根据一个或多个实施例，其中第二双极型晶体管的发射极连接到第四节点并且第一电路包括在第二双极型晶体管和第五节点之间的直接连接；或其中第一电路包括：NPN晶体管，NPN晶体管具有耦合到，例如连接到第三节点的发射极，以及通过包括被配置为提供控制电位的中间节点的分压桥连接到第四节点或第五节点的集电极；以及被配置为将从跨第一电阻器的电压确定的电位提供到NPN晶体管的基极的电路，在跨第一电阻器的电压和控制电位之间的增益是可变的并且由第一电源电位确定；或其中第一电路包括：运算放大器，具有耦合到第四节点的第一输入，耦合到第五节点的第二输入，以及耦合到第二双极型晶体管的基极的输出；以及在第四节点或第五节点与第三节点之间串联的二极管和电阻器，二极管和电阻器的连接的节点被配置为将浮置接地递送到运算放大器，运算放大器的增益是可变的并且由第一电源电位确定。

根据一个或多个实施例，接口还包括：第二电路，被配置为当第二电源电位大于可能增加了余量的第一电源电位时，以第一二进制状态递送二进制信号；以及开关，被配置为当二进制信号处于其第一状态时，将第二节点耦合到第三节点。

根据一个或多个实施例，其中第二电路包括：PNP晶体管，具有耦合到第四节点的基极，通过电阻器耦合到第三节点的集电极，以及发射极，发射极耦合到，例如连接到第二节点，二进制信号由PNP晶体管的集电极递送；或比较器，包括运算放大器，运算放大器具有耦合到第四节点或第一节点的第一输入，耦合到第二节点的第二输入，以及递送二进制信号的输出。

根据一个或多个实施例，接口还包括：用于控制第一MOS晶体管的电路，包括第五晶体管和具有连接到第一MOS晶体管的栅极的中间节点的分压桥，用于控制第一MOS晶体管的电路的第五晶体管具有耦合到第三节点的导电端子以及通过分压桥耦合到第四节点或第五节点的另一个导电端子，用于控制第一MOS晶体管的电路的第五晶体管是NPN晶体管并且接口还包括另一个分压桥，另一个分压桥将第四节点或第五节点耦合到第三节点，并且另一个分压桥具有连接到用于控制第一MOS晶体管的电路的NPN晶体管的基极的中间节点。

根据一个或多个实施例，接口还包括：第二电路，被配置为当第二电源电位大于可能增加了余量的第一电源电位时，以第一二进制状态递送二进制信号；以及开关，被配置为当二进制信号处于第一二进制状态时，将第二节点耦合到第三节点，以及其中用于控制第一MOS晶体管的电路还包括被配置为当二进制信号处于第一二进制状态时将用于控制第一MOS晶体管的电路的第五晶体管的控制端子耦合到第三节点的开关。

根据一个或多个实施例，接口还包括将第四节点耦合到第一节点的第三PMOS晶体管。

根据一个或多个实施例，接口还包括：用于控制第三PMOS晶体管的电路，包括第五晶体管和具有连接到第三PMOS晶体管的栅极的中间节点的分压桥，用于控制第三PMOS晶体管的电路的第五晶体管具有耦合到第三节点的导电端子和通过分压桥耦合到第四节点或第五节点的另一个导电端子，用于控制第三PMOS晶体管的电路的第五晶体管是NPN晶体管并且接口还包括另一个分压桥，另一个分压桥将第四节点或第五节点耦合到第三节点，并且另一个分压桥具有连接到用于控制第三PMOS晶体管的电路的NPN晶体管的基极的中间节点。

根据一个或多个实施例，接口还包括：第二电路，被配置为当第二电源电位大于可能增加了余量的第一电源电位时，以第一二进制状态递送二进制信号；以及开关，被配置为当二进制信号处于第一二进制状态时，将第二节点耦合到第三节点，其中用于控制第三PMOS晶体管的电路还包括被配置为当二进制信号处于第一二进制状态时将用于控制第三PMOS晶体管的电路的第五晶体管的控制端子耦合到第三节点的开关。

根据一个或多个实施例，接口还包括：第四NPN晶体管，具有连接到第四节点或第五节点的发射极，以及连接到第一MOS晶体管的栅极的集电极；电阻器；以及电容元件，与电阻器在第四NPN晶体管的基极和第三节点之间串联连接。

根据一个或多个实施例，接口还包括用于对电容元件放电的设备，设备被配置为当第二电源电位大于可能增加了余量的第一电源电位时，对电容元件放电。

根据一个或多个实施例，其中用于放电的设备包括：二极管，其阳极耦合到第四NPN晶体管的基极，并且其阴极耦合到第四NPN晶体管的发射极；或开关，与电容器并联连接。

根据一个或多个实施例，接口还包括：用于控制第一MOS晶体管的电路，包括第五晶体管和具有连接到第一MOS晶体管的栅极的中间节点的分压桥，用于控制第一MOS晶体管的电路的第五晶体管具有耦合到第三节点的导电端子和由分压桥耦合到第四节点或第五节点的另一个导电端子；以及电阻器和齐纳二极管，串联连接在第四NPN晶体管的基极和用于控制第一MOS晶体管的电路的第五晶体管的导电端子之间。

本公开的另一方面提供了一种汇设备，包括：通用串行总线USB连接器；USB功率递送PD类型接口，包括：第一节点，被配置为从USB连接器接收第一电源电位，第二节点，被配置为递送第二电源电位，以及第三节点，被配置为从USB连接器接收参考电位；第一电阻器，连接在耦合到第一节点的第四节点和第五节点之间；第一金属氧化物半导体MOS晶体管，连接在第五节点和第二节点之间；第二双极型晶体管，具有连接到第一MOS晶体管的栅极的集电极和连接到第四节点或第五节点的发射极；以及第一电路，被配置为将从在第一电阻器中的电流确定的控制电位递送到第二双极型晶体管的基极；以及电路或应用，耦合到USBPD类型接口，并且配置为由USB PD类型接口供电。

根据一个或多个实施例，其中第一电路被配置为确定控制电位以相对于电流阈值限制第一电阻器中的电流。

根据一个或多个实施例，其中第一电路被配置为当第一电阻器中的电流增加到高于电流阈值时，增加第二双极二极管的基极-发射极电压。

根据一个或多个实施例，其中第一MOS晶体管是P沟道MOS(PMOS)晶体管，并且第二双极型晶体管是PNP晶体管。

利用本公开的实施例，有利地实现较短的响应时间从而实现较快的检测。

附图说明

前文的特征和优点以及其他将在下面的具体实施例的描述中参考附图通过说明并且不通过的方式给出，其中：

图1示意性地并且部分地示出了在USB PD技术的实现中适于具有汇的角色的设备的实施例；

图2以更详细的方式示出图1中的设备的USB PD接口的一部分的示例；

图3以更详细的方式示出了图1中的设备的USB PD接口的另一个示例；

图4示意性地示出了图1中的设备的USB PD接口的实现方式；

图5示意性地示出了图1中的设备的USB PD接口的另一个实施例；

图6示意性地示出了图5中的接口的备选的实施例；

图7示意性地示出了图5中的接口的备选的实施例；

图8示意性地示出了图5中的接口的另一个备选的实施例；以及

图9示意性地示出了图8的接口的备选的实施例。

具体实施方式

类似的特性已经通过在各个附图中相同的附图标记指出。特别地，在各种实施例中共同的结构和/或功能特征可以具有相同的附图标记并且可以布置同样的结构、维度和材料特性。

为了清楚起见，仅说明并且被详细描述对于本文中描述的示例是有用的步骤和元件。特别地，USB PD技术没有被详细说明，描述的实施例和变型与USB PD技术兼容，例如描述在例如在网站https://www.usb.org可见的“USB功率递送说明书”后续的文件版本。

除非特别指出，当提及连接在一起的两个元件时，这表明在除了导体外没有任何元件的情况下的直接连接，并且当两个元件耦合到一起时，这表明这两个元件可以被连接或它们可以经由一个或多个其他元件耦合。

在下面的公开中，除非另外说明，当提及完全位置限制词时，诸如术语“前”、“后”、“顶”、“底”、“左”、“右”，等，或对于取向的限制词，诸如术语“在…上”、“在…下”、“上方”、“下方”，等，或提及取向限制词，诸如“水平”，“垂直”等，参照图中示出的方向。

除非特别说明，表示“约”，“近似”、“基本上”和“以”意味在10％内，优选地在5％内。

在下面的描述中，除非另外说明，所有电位以同样的参考电位参考，通常为接地GND。

在下面的描述中，除非另外说明，否则MOS晶体管表示“金属氧化物半导体”类型的晶体管，以及PMOS晶体管和NMOS晶体管分别表示P沟道MOS晶体管和N沟道MOS晶体管。类似地，NPN晶体管和PNP晶体管，分别表示NPN型双极晶体管和PNP型双极晶体管。

图1示意性地示出了并且部分地示出了在USB PD技术的实现中能够具有汇的角色的设备1的示例。

设备1包括在图1的左手侧由虚线限定的连接器100。

连接器100适用于USB PD技术。连接器100被配置为耦合到适用于USB PD技术的互补连接器。换句话说，连接器100被配置为电耦合到设备(例如，笔记本计算机或充电器)，适于在USB PD技术的实现期间具有汇的角色以便对设备1供电。

连接器100包括被配置为与互补连接器的第一对应的端子耦合的第一端子102。当连接器100经由互补连接器被耦合到具有用作源的设备时，端子102被配置为接收参考电位，通常为接地GND。

连接器100还包括第二端子104，被配置为耦合到补充连接器的第二对应端子。端子104被配置为当连接器100经由互补连接器被耦合到具有源的角色的设备时接收电源电位Vbus。

连接器100还包括被配置为耦合到互补连接器的对应通信端子的通信端子。在该示例中，连接器包括两个通信端子CC1和CC2。通信端子CC1和CC2被配置为通过实现USB-C技术的通信协议，允许使用耦合到设备1的设备经由连接器100进行数据交换。

设备1还包括USB PD接口110，在图1的中间由虚线限定。接口110被布置在连接器110和将由设备1供电的电路或应用120之间。电路120在图1的右手侧由虚线限定。

接口110包括被配置为接收电位Vbus的节点112。节点112被布置在连接器100的一侧。节点112被耦合，优选地连接到连接器100的端子104。

接口110包括被配置为设置到接地GND的节点114。节点114被耦合，优选地连接到连接器100的端子102.

接口110包括节点116和将节点112耦合到节点116的开关IT。将节点112耦合到节点116并且包括开关IT的路径当前被称为供电路径。节点116被配置为递送电源电位Vin。例如，当开关IT是导通的或换句话说，开关路径是激活的时，节点116被配置为以非零值递送电源电位Vin。节点116被布置在应用120的一侧。

节点114和116连接到应用120，使得当开关IT接通时，该应用能够由电位Vin供电。

节点110包括用于控制开关IT的电路CTRL。电路CTRL例如被配置为当连接器100没有耦合到USB PD类型的源时，或电位Vbus达到大于高OVLO(“过电压锁定输出”)阈值的值或小于低UVLO(“欠电压锁定输出”)阈值的值时关闭开关IT。UVLO和OVLO阈值由USB PD技术定义并且由电源至少部分地确定，该电源根据由在设备1和对该设备供电的设备之间的USBPD技术限定的协议来协商。UVLO和OVLO阈值具有根据经协商的电压的不同的值，即对应于协商功率的电位Vbus的目标值。

因此，开关IT使得能够保护应用120免受电位Vbus的不想要的值影响。

设备1还包括连接在节点116和114之间的电容元件C。在图1的示例中，电容元件属于应用120，尽管其也可以被代表为属于接口110。

图2以更详细的方式示出了接口110的一部分示例。更具体地，图2示出了开关IT和其控制电路CTRL的实现方式。

在该示例中，开关IT(图1)通过单PMOS晶体管220实现。晶体管220的源极被耦合，例如，在图2的示例中连接到节点201，节点201在这示例中连接到接口110的节点112。晶体管200的漏极，例如连接到接口110的节点116。

在该示例中，仅电路CTRL的一部分被示出并且在图2中的虚线中限定，电路CTRL的一部分包括NPN晶体管202和在节点114和节点201之间串联连接的分压桥。晶体管202的发射极被耦合到(例如连接到)节点114，晶体管202的集电极由分压桥被耦合到节点201。在该示例中，分压桥包括两个电阻器R2和R3，电阻器R2具有连接到节点201的端子。分压桥204的中间节点，在该示例中将电阻器R2连接到电阻器R3的节点204，连接到晶体管200的栅极。晶体管202的基极被配置为接收二进制信号EN。二进制信号EN通过电路CTRL的一部分(未示出)递送。当信号EN处于第一二进制状态时(例如，对应于高电位)，晶体管202将电流从节点201汲取到节点114，从而晶体管200的源极和栅极之间的电压，即，在该示例中跨电阻器R2的电压，是足够的以保持电阻器200接通。当信号EN处于第二二进制状态时，例如，对应于低电位(例如，接地GND)，晶体管202被钳位，从而在晶体管的源极和栅极之间的电压为零，晶体管200继而被钳位。

当具有实现USB PD技术的源的角色的设备连接到连接器100时(图1)，只要源不递送等于默认值(通常为5V)的电位Vbus，开关200保持断开。当电位Vbus以该默认值稳定时，开关200接通，并且电容元件C(图1)充电。

当将由设备1(图1)递送的电源重新协调，导致电位Vbus从第一设置点值增加到第二设置点值时，还发生电容元件C的充电，。

为了限制在充电期间由电容元件C汲取的电流，接口110包括被配置为将该浪涌电流(inrush current)限制在低于由USB PD技术定义的阈值的电路206。电路206包括在节点116和晶体管200的栅极之间串联连接的电容元件C1和电阻器R1。

在该示例中，电阻器R1的值和电容元件C1的值根据电流阈值和由USB PD技术定义的电容元件C的最大值确定，电容元件C的最大值例如大约是数百纳法拉。

图3以更细节的方式示出了图1的接口110一部分的另一示例。更具体地，图3示出了开关IT和它的控制电路CTRL实施方式的另一个示例。图2中示出的接口110和图3中示出的接口110包括多个共同的元件，并且仅在接口110中的这些差异在此处被强调。

与图2中的接口110相比，图3的接口110的开关IT(图1)不仅使用晶体管200实现，并且还使用PMOS晶体管300实现。

晶体管300的源极被耦合，例如在图3的示例中连接到节点201。晶体管300的漏极耦合到，例如连接到接口110的节点112。

在该示例中，控制电路CTRL的节点204例如经由电阻器R2’被耦合到晶体管300的栅极。

晶体管300实现对反向电压的保护。换句话说，电阻器300允许当晶体管300关断时，例如当栅极-源极电路是零，或电位Vbus是负值时，防止正电流从端子116通过到端子112。

结合图2和图3描述的接口110的示例，有效地使得能够当电容元件C的值小于或等于由USB PD技术定义的最大值时，将由电容元件C导致的浪涌电流限制在USB PD技术定义的阈值以下。

在电容器元件C具有小于或等于由USB PD技术定义的最大值的通常的情况下，消耗功率P1但是偶尔需要大于功率P1的供电功率P2的应用120(例如，音频应用)被认为是示例。

对于将由耦合到连接器100(图1)的USB PD电源正确供电的应用120，协商功率应大于功率P2，或当应用消耗P1时，协商功率应当大于P1，并且每次应用消耗功率P2时，功率可以被重新协商以大于功率P2。然而，使应用120的操作一直具有大于功率P2的经协商的功率限制电源可以递送以同时对(设备1(图1))一个或多个适于USB PD技术的其他设备供电。此外，重新协商大于功率P2的供电功率，每次应用120偶尔消耗功率P2时，重新协商大于功率P2的功率是不期望的，并且，更一般地，当需要重新协商供电功率的时间大于应用120需要功率P2以被正确地供电的时间时，这是不可能的。

发明人因此提供在由USB PD技术定义的最大值之上将电容元件C的值增加的技术，使得当协商功率在功率P1和P2之间时，应用120可以被正确供电。更精确地，发明人提供电容元件C的增长的值，使得当应用120偶尔消耗功率P2时，功率P1和功率P2之间的差异由电容元件C递送，这使得能够保持协商功率小于P2。

作为示例，应用120具有小于或等于30W的功率P1并且其偶尔消耗功率P2，等于100W持续5ms。进一步认为协商功率等于30W并且对应于对电位Vbus的15V设置点值。电容元件C应当使得能够在等于15V的电位Vbus下递送额外的70W，即，额外的4.6A电流。为了确保电位Vbus不下降到UVLO阈值(在该示例中等于0.95倍电位Vbus的设定点值)，电位Vbus不应下降多于750mV。结果，电容元件C应当具有至少等于4.6*0.005/0.75＝3000μF的值，该值远大于通过USB PD技术定义的电容元件C的最大值。

然而，当电容元件C的值大于由USB PD技术定义的最大值时，并且当电路206的元件R1和C1已经基于该电容元件C的最大值而被确定时，电路206不再使得能够在电容元件C的充电期间保持浪涌电流低于由USB PD技术定义的电流阈值。

可以设计为根据电容元件C的值来修改电路206的元件R1和元件C1的值。然而这可以导致根据电容元件C的值的不同的接口110，即，根据连接到这些接口110的每个应用120可以导致不同的接口110。这可以复杂化开发，并且这些接口110的生产是不期望的。

图4示意性地示出了接口110’的示例，其替代图1中的设备1的接口110。

类似于接口110(图1、图2和图3)，接口110’包括节点112、114、116和201，晶体管200和电路206。

接口110’还包括电阻器Rshunt，其连接在节点201和连接到晶体管200的源的节点400之间。在图4中示出的实施例中，节点201连接到节点112，在备选的实施例中，节点201由晶体管300(图3)耦合到节点112，节点201继而被连接到晶体管300的源。

接口110’还包括用于控制晶体管200的电路CTRL’，电路的仅一部分被示出并且由图4中的虚线限定。电路CTRL’的该部分例如等于与图2相关的描述的电路CTRL的部分。在图4的示例中，电路CTRL’的分压桥R2、R3连接到节点201，虽然可以在其他示例中连接到节点400。然而，优选地，分压桥R2、R3被配置为连接到节点201，其允许在电阻器Rshunt中的电流，该电流用于控制晶体管200的栅极-源极电压，将成为被提供到应用120(图1)的电流。

接口110’还包括PNP晶体管402。晶体管402的集电极连接到晶体管200的栅极，即，在该示例中连接到节点204。在该实施例中，晶体管402的发射极连接到节点201。

接口110’包括由图4中的虚线限定的电路404。电路404被配置为将控制电位递送到晶体管402的基极。控制电位由电阻器Rshunt中的电路I确定。更确切地，电路404被配置为确定电阻器202来自电流I的基极电位，使得电流I关于电流阈值Ilim受限，即，使得电流I保持小于阈值Ilim。电流阈值Ilim由定义电流I的最大值Imax的USB PD技术确定，该技术定义电流I的最大值Imax，接口110’被授权以从节点112汲取电流。例如，阈值Ilim小于或等于值Imax。

在图4的实施例中，电路404对应于或包括在节点400和晶体管402的基极之间的直接连接。阈值Ilim例如基本等于Vbelim乘以电阻器Rshunt的值，Vbelim是晶体管402的基极-发射极二极管的接通电压。

在该实施例中，当电阻器200是导电性的并且电位Vin小于电位Vbus时，电容元件C(图1)汲取电流I以充电，电位Vin和Vbus之间的差然后对应于跨电阻器Rshunt的电压以及晶体管200的源极-漏极电压的和。一旦电流I等于Ilim，晶体管402的基极-发射极电压就等于Vbelim并且晶体管402接通。如果电流I趋于增加至高于阈值Ilim，其趋于减少晶体管402的基极电压，并且因此减少晶体管402的发射极-集电极电压。这减少了晶体管402的发射极-集电极电压，对应于晶体管200减少的栅极-源极电压，晶体管200成为更加电阻性的，这使得电流I减少到值Ilim。然而，只要电流I小于电流Ilim，电阻器402被钳位并且电阻器200接通(饱和)。

图5示意性地示出接口110’的另一个示例。相对于图5描述的接口110’包括相对于图4描述的接口110’相同的多种元件，并且在此仅强调在该两个接口110’之间的差差异。

图5的接口110’与图4的接口不同之处在于其电路404。

在该实施例中，电路404在晶体管402的基极和节点400之间不包括直接连接。在该实施例中，电路404包括NPN晶体管500。晶体管500的发射极被耦合，例如，连接到节点114。晶体管500的集电极通过分压桥耦合到节点201。分压桥包括中间节点502，其被配置为将控制电位递送到晶体管402的基极。在该示例中，分压桥包括两个电阻器R4和R5，电阻器R4连接到节点201，并且电阻器R5连接到电阻器500，并且节点502对应于将电阻器R4连接到电阻器R5的节点。在该实施例中，电路404包括电路504。电路504被配置为将电位递送到电阻器500的基极，该电位从跨电阻器Rshunt的电压确定。电路504因此被配置为接收跨电阻器Rshunt的电压，电路504包括连接到电阻器Rshunt的端子的输入端子和连接到电阻器Rshunt的另一个端子的另一个电阻器。电路504递送晶体管500的基极电位，使得当跨电阻器Rshunt的电压增加时该电位增加，从而当跨电阻器Rshunt的电压增加时，节点502上的控制电位减少。因此，如图4所示，当在电阻器Rshunt中的电流I增加到阈值Ilim以上并且引起跨电阻器Rshunt的电压的增加时，这控制在晶体管402的基极上的电位的对应减少，并且因此晶体管200的栅极-源极电压的相应减少，这允许晶体管200的漏极-源极电压的相应增加和因此的电流I的相应减少。电阻器Rshunt的电流I因此被控制为将被相对于阈值Ilim限制，或换句话说，保持电流I小于或等于阈值Ilim。

如与图3相比，其中阈值Ilim由电阻器Rshunt的值确定并且由晶体管402的发射极-基极二极管的导通电压确定，在该实施例中，阈值Ilim至少部分由电路504在电路504接收的电压和电路504递送的电位之间的增益确定。

因此，如与图4的实施例相比较，电阻器Rshunt的值可以减小，这使得能够减少由电阻器Rshunt耗散的功率。

根据实施例，电路504的增益是可变的，并且其由所协商功率的值确定，即例如，由接口110’接收的电位Vbus的值确定。可变增益的提供允许使得能够根据协商功率的值调整阈值Ilim的值。作为示例，尽管这没有在图5中示出，但是电路404包括在晶体管500的基底之间的分压桥并且电路504的输出耦合到晶体管500的基极，并且该分压桥的至少一个晶体管具有由Vbus的值控制的值。例如，该受控值的电阻器由通过由电位Vbus确定的电位控制的电阻器和MOS晶体管的并联关联实现。

在备选的实施例中(未示出)，电路404的分压桥R4、R5将晶体管500的集电极耦合到节点400而不是节点201。

在另一个实施例中(未示出)，电路404通过运算放大器的方式实现。运算放大器具有负反馈(即，在其输出和其反向输入之间的反馈)环路。放大器被配置为将控制电位递送到晶体管402的基极，当电流I关于阈值Ilim增加时，即，当跨越电阻器的电压增加到大于电压阈值时(该电压阈值等于Ilim乘以电阻器Rshunt的值)，该控制电位减小。放大器具有耦合到节点201的第一输入(例如，反向)和耦合到节点400的第二输入(例如，非反向)。放大器的输出被耦合到晶体管402的基极。放大器由电位Vbus供电，参考到递送到运算放大器的浮置接地。作为示例，齐纳二极管和电阻器在节点201和节点114之间串联连接，将二极管连接到电阻器的节点被配置为将浮置接地递送到运算放大器。

根据该实施例的变型，运算放大器的增益是可变的并且其由协商功率确定，例如，由电位Vbus的值确定。作为示例，反馈回路的电阻器或将放大器的输入耦合到电阻器Rshunt的对应端子的电阻器具有可控制的值。该可控值电阻器例如由类似于针对其中电路504的增益是可变的并且由协商功率确定的情况所描述的来实现。

图6示意性地示出了图5的接口的备选的实施例。仅强调在图6的接口110’和在图5的接口之间的差异。

在该变型中，晶体管402的发射极连接到节点400而不是节点201。电路404类似于图5的情况，并且其中晶体管500的集电极由电路404的分压桥R4、R5耦合到节点400的情况已经作为示例而示出。在其他示例中(未示出)，电路404的分压桥R4、R5将晶体管500的集电极耦合到节点201而不是节点400。在另一实施例中(未示出)，电路404使用运算放大器实现，类似于已经关于图5描述的情况。

仅在上文描述了设备1(图1)的开关IT使用晶体管200实现的实施例和变型的示例。当然，在设备1(图1)的开关IT使用晶体管200和晶体管300的情况下，这些实施例和变型的示例可以易于由本领域技术人员采用，晶体管300继而将节点201耦合到节点112，如关于图3所述。然后这将在本领域技术人员的能力内，以提供用于控制晶体管300的电路，例如通过将电路CTRL’的节点204直接地或经由电阻器耦合到晶体管300的基极，例如通过提供专用于电阻器300的控制电路。这种特定的控制电路例如类似于电路CTRL’并且继而包括NPN晶体管，该NPN晶体管将其发射极耦合到，优选地连接到节点114，并且其集电极通过具有连接到晶体管300的栅极的中间节点的分压桥耦合到节点201或耦合到节点400，NPN晶体管的基极接收二进制控制信号。

在以上关于图4、图5和图6描述的实施例和变型的示例中，当电容元件C(图1)充电时，例如，当电位Vbus到达其默认值时在晶体管200接通后，或在由于将由接口110’的源提供的功率的重新协商导致的对电位Vbus的更高值的修改后，晶体管402和其控制电路404使得能够限制电阻器Rshunt中的电流I。

然而，当电位Vbus降低时，例如，在设备1(图1)和向其输送电位Vbus的装置后，或在重新协商将提供给接口的电源后，导致修改电位Vbus的目标值，电位Vin变得大于电位Vbus，这是不期望的。

因此，根据备选的实施例，接口110’还包括用于当电位Vin大于电位Vbus时(可能增加了余量)对电容元件C(图1)放电的设备。

图7示意性地示出了接口110’的这种备选的实施例的示例。图7的接口110’包括与图5的接口相同的多个元件，并且这些接口之间的差异是被强调的，此外，为了避免图7超负荷，电路404在这里以方框的形式示出。

与图5的接口110’相比，图7的接口110’还包括电路700和开关702。

电路702被配置为当电位Vin大于增加了余量的电位Vbus时，以第一二进制状态递送二进制信号cmd1，例如对应于高状态信号cmd1。电路702还配置为当电位Vin小于或等于增加了余量的电位Vbus时，以第二二进制状态递送信号cmd1，例如对应于信号cmd1的低状态。

开关702被配置为当信号cmd1处于其第一状态时，将节点116耦合到节点114。

因此，当电位Vin变得大于增加了余量的电位Vbus时，即，当电位Vin变得大于电位Vbus和该余量的和，电路700切换信号cmd1到其第一二进制状态，这使得开关702的接通。结果，节点116经由开关702耦合到节点114，并且连接在节点116和114之间的电容元件C(图1)对接地GND放电。

一旦电位Vin变得等于或大于增加了余量的接地Vbus时，电路700就将信号cmd1切换到其第二二进制状态，这使得开关702关断。这导致电容元件C的放电停止以及电位Vin的降低。

优选地，开关702与在节点116和114之间的电阻器R6串联连接，电阻器优选地将节点116耦合到开关702。

例如，开关702由MOS晶体管(例如NMOS晶体管)实现。例如，晶体管702的栅极接收信号cmd1，晶体管702的源极耦合到(例如连接到)节点114，并且晶体管702的漏极耦合到节点116。

根据图7中示出的实施例，电路700包括PNP晶体管704,。晶体管704具有在该示例中通过电阻器R8耦合到节点201的基极、通过电阻器R7耦合到节点114的集电极，和例如连接到节点116的发射极。信号cmd1在晶体管704的集电极上是可用的，或，换句话说，信号cmd1递送到晶体管704的集电极。例如，增加到电位Vbus的余量至少部分地由晶体管704的基极-发射极二极管的导通阈值确定，并且在该实例中，由电阻器R8的值确定。

根据实施例，接口110’还被配置为，在电容元件C(图1)的放电期间，即，当开关702接通时，断开在节点112和116之间的功率路径，以避免正电流从节点116流向节点112。

更具体地，在图7示出的实施例中，该功能通过电路CTRL’和通过晶体管200实现。电路CTRL’然后被配置为当信号cmd1在其第一二进制状态时，控制晶体管200的闭合。根据实施例，电路CTRL’包括将节点114耦合到晶体管202的基极的开关706，当信号cmd1在其第一二进制状态时，开关706被配置为接通。例如，开关706由MOS晶体管(例如NMOS晶体管)实现。NMOS晶体管具有，例如其栅极被配置为接收信号cmd1，其漏极耦合到，优选地连接到节点114。因此，当信号cmd1处于其第一二进制状态时，开关706将晶体管202的基极汲取到接地GND，由此晶体管200关断。

在另一个实施例中(未示出)，其中晶体管300(图3)被配置在节点121和节点112之间，功率路径的断开由关断两个晶体管200和200实现。将晶体管300的电路适于控制电路，使得当信号cmd1在其第一二进制状态时，晶体管300关断，将在本领域技术人员的能力内。

尽管这不是图7中的情况，但是接口110’优选地包括在节点201和112之间的晶体管300。因此，当电位Vbus低于电位Vin并且晶体管300被阻断时，电位Vbus没有被电路700修改。实际上，当没有晶体管300时，当电位Vbus低于电位Vin并且晶体管200被阻断时，电位Vbus可以由于从节点116经由电路700流向节点201的正向泄漏电流而被改变。

尽管在图7中，电路404和晶体管402以关于图5描述的方式被实现和连接，但是在本领域技术人员的能力范围内，关于图7进行的描述适于以下情况：晶体管402的发射极连接到节点402而不是节点201、和/或电路404的分压桥R4、R5连接到节点201而不是节点400、或电路404使用运算放大器实现、或电路404对应于节点201的直接连接到晶体管402的基极、和/或电路CTRL’的分压桥R2、R3连接到节点400而不是节点201。

图8示意性地示出图5的接口100’的另一个备选的实施例。图8的接口110’包括和图7的接口110’相同的多个元件，并且仅在此强调两个接口110’之间的差异。为了避免图8的超负荷，电路404和控制CTRL’在此以框的形式示出。

在图8的变型中，电路700不包括晶体管704和电阻器R7和R8。在该变型中，电路700包括由运算放大器实现的比较器800。运算放大器800包括耦合到节点201的第一输入，例如反向(-)，耦合到节点116的第二输入，例如非反向(+)，以及递送信号cmd1的输出。

例如，如图8示出，比较器800的第一输入通过分压桥耦合到节点112，并且比较器800的第二输入通过另一个分压桥耦合到节点116。优选地，第一输入被耦合到，例如，连接到将节点201耦合到到节点114的分压桥的中间节点，节点114包括，例如，串联连接在节点201和节点114之间的两个电阻R9和R10，第二输入被耦合到，例如连接到将节点116耦合到到节点114的分压桥。在未示出的另一示例中，比较器800的第一输入通过在节点112和114之间连接的分压桥连接到节点112而不是节点201。

在比较期间增加到电位Vbus的余量可以通过电路700的分压桥的电阻器的值确定，并且可以被选择为零，即，被省略。

图8的电路700的实施例比图7的电路700的实施例的优点在于，其响应时间较短，当电位Vin大于可能增加了余量的电位Vbus时，这导致较快的检测。

根据实施例，如图7所示，图8的接口110’还被配置为在电容元件C(图1)的放电期间，即，当开关702接通时，断开在节点112和节点116之间的功率路径，以避免正向电流从节点116流向节点112。

更具体地，图8中示出的实施例中，接口包括从节点201耦合到节点112的晶体管300，并且该功能通过晶体管300和用于控制晶体管300的电路CTRL”实现。电路CTRL”继而被配置为当信号cmd1在其第一二进制状态时控制晶体管300的关断。

根据图8所示的实施例，电路CTRL”类似于先前结合图7描述的电路CTRL'，并且包括串联连接在节点114和节点201或400(，在此示例中，节点201)之间的NPN晶体管802和分压桥。晶体管802的发射极耦合(例如连接)到节点114，晶体管802的集电极通过分压桥耦合到节点201(或400，如果需要)。在此示例中，分压桥包括两个电阻器R13和R14，电阻器R13的端子连接到节点201(或400，如果需要)。分压桥的中间节点，在此示例中是电阻器R13到电阻器R14的连接节点804，连接到晶体管300的栅极。晶体管802的基极被配置为接收二进制信号EN’。二进制信号EN’例如由电路CTRL”的一部分(未示出)传送。当信号EN’处于第一二进制状态时，例如对应于高电位，晶体管300接通。当信号EN”处于第二二进制状态时，例如对应于低电位，例如，接地电位GND，晶体管300钳位。与图7的电路CTRL'类似，当信号cmd1处于其第一二进制状态时，为了控制晶体管300的关断，电路CTRL”包括将晶体管802的基极耦合到节点114的开关806。开关806被配置为在信号cmd1处于其第一二进制状态时接通。例如，开关806由MOS晶体管(例如NMOS晶体管)实现。NMOS晶体管806具有例如配置为接收信号cmd1的栅极，其漏极耦合，优选地连接到晶体管802的基极，并且其源极耦合，优选地连接到节点114。因此，当信号cmd1处于其第一二进制状态时，开关806将晶体管802的基极拉至接地GND，从而晶体管300关闭。

与图7中通过关断晶体管200断开电源路径的情况相比，图8的通过关断晶体管300断开电源路径的实施例具有以下优点：关断晶体管300的体二极管阻止正电流从节点116流向节点112，晶体管200的体二极管并非如此。

尽管未示出，在其他变型中，电路700实现为图7中相关的描述，并且功率路径通过晶体管300和电路CTRL”断开，或电路700如关于图8所描述的实现，并且功率路径由晶体管200和控制电路CTRL’的方式断开。

在与图7相同的方法，将在本领域技术人员的能力内使用关于图8进行的描述适于以下情况：晶体管402的发射极连接到节点400而不是节点201、和/或电路404的分压桥R4、R5连接到节点201而不是节点400、或电路404由运算放大器实现、或电路404对应于节点201到晶体管402的基极的直接连接、和/或电路CTRL’的分压桥R2、R3连接到节点400而不是节点201。

先前关于图4、图5、图6、图7或图8描述的接口110’中，当由接口110’重新协商的电源引起电位Vbus的增加时，对于由USB PD技术要求的示例，对于电容元件C(图1)，以及对于更通用的应用120，期望不在电位Vbus的增长期间汲取电流。

因此，根据实施例，接口110’包括被配置为当电位Vbus从第一设置点值增加到第二设置点值时关断晶体管200的设备，这些设置点值例如由对应的协商功率确定。

图9示意性地示出了图8的接口110’的备选的实施例，当接口110’被配置为关断开关200时，电位Vbus由于电源重新协商增加。为了避免附图超负荷，电路404和700以框的形式示出。此外，在此仅强调图9的接口110’和图8的接口之间的差异。

与图8的接口110’相比，图9的接口110’还包括NPN晶体管900。晶体管900具有耦合到，例如，连接到节点201或节点400的发射极。晶体管900具有连接到晶体管200的栅极的集电极。接口110’还包括在晶体管900的基极和节点114之间串联连接的电阻器R15和电容元件C15。

当电位Vbus处于第一设置点值时，电容元件C15被充电到基本等于Vbus的电位，或换句话说，与连接到节点114的电容元件C15的电极相对的电容元件C15的电极的电位基本等于Vbus。如果电位Vbus增加到大于第一设置点值的第二设置点值，这导致晶体管900的基极-发射极电压的增加。结果，这使得电容元件C15的中点能够跟随电位Vbus的增加充电，只要晶体管900保持接通。此外，只要晶体管900保持接通，晶体管200的栅源电压使得晶体管200关断并且没有电流被汲取到节点116。

当电位Vbus设置在其第二设定点值时，并且电容器元件C15已经充电到基本等于该第二设置点电压的电位，晶体管900被钳位，并且晶体管200的栅源电压然后由电路CTRL’确定，并且足以将晶体管200切换到接通状态，同时通过晶体管402和其控制电路404限制浪涌电流对电容元件C(图1)充电。

根据实施例，接口110’还包括，当电位Vbus变得小于电位Vin时，例如，当电位Vbus的设置点值向下修正时，或当将电源递送到接口110’的设备断开连接时，用于对电容元件C15放电的设备。

这是例如在图9中的情况，在图9的示例中，该放电设备是将晶体管900的基极耦合到晶体管900的发射极的简单二极管D1，二极管D1的阳极在基极侧，例如连接到晶体管900的基极。

在未示出的另一个示例中，电容元件C15的放电的装置通过与电容器C15并联连接的开关实现。开关例如从信号cmd1控制或从来自信号cmd1导出的信号控制，例如，当晶体管202被钳位时开关关断。例如，该开关使用将其栅极耦合到晶体管202的集电极的NMOS晶体管实现。

根据实施例，其中电路CTRL’由晶体管202和分压桥(例如，R2、R3)实现，晶体管900也可以用于在电位Vbus上过电压期间关断晶体管200。这是图9中的情况，其中接口110’还包括串联在晶体管900的基极和晶体管202的集电极之间的齐纳二极管D16和电阻器R16，二极管D16的阳极在晶体管202的集电极的一侧，例如，连接到晶体管202的集电极。

尽管图9示出了当电位Vin大于可能增加了余量的电位Vbus时，功率路径由晶体管300的关断而断开的情况，图9的描述应用到其中功率路径的断开由晶体管200的关断执行，或者甚至由两个晶体管200和300执行。

此外，对于图7和图8，在以下情况下，修改关于图9进行的描述在本领域的技术范围内：晶体管402的发射极连接到节点400而不是节点201，和/或电路CTRL’的分压桥R2、R3连接到节点400而不是节点201，和/或电路CTRL”的分压桥R13、R14连接到节点400而不是节点201，和/或接口110’不包括晶体管300和其控制电路。

在上文描述的关于图4、图5、图6、图7、图8和图9的实施例和变型中，信号EN和可能地信号EN’例如由处理单元(例如，包括微处理器、状态机、或微处理器)递送。作为变型，信号EN由将节点201或节点400耦合到节点114的分压桥，例如由该分压桥的中间节点和，可能地信号EN’由该同样的分压桥递送，并且例如对应于信号EN，或通过将节点201或400耦合到节点114的另一个分压桥递送，信号EN’在该其他分压桥的中间节点上是可用的。

此外，尽管接口110’的实施例和变型更具体地适用于使用具有更大的值的电容元件C运行，该电容元件C的值(例如，至少十倍)大于由已经描述的USB PD技术定义的该电容元件的最大值，接口110’的优点在于其可以也以小于或等于该最大值的电容元件C的值来使用。无论电容元件C的值是多少，接口110’都可以因此被实现而不必知道该值。

尽管接口110’在接口110’被连接到USB-C连接器的情况下被描述，但是该接口110’可以与其他类型的连接器一起使用。

此外，尽管已经描述了晶体管是双极型晶体管的实施例和变型，但是在信号EN由数字电路(例如微控制器)支持的实施例中，晶体管202可以由MOS晶体管(例如，NMOS晶体管)代替。类似地，在晶体管802的控制信号EN’由数字电路提供的实施例和变型中，晶体管802可以由MOS晶体管(例如，NMOS晶体管)代替。

在详细描述的实施例和变型中，接口包括电路206。然而，电路206可以被省略，特别是当线路404包括从晶体管402的基极到节点400的直接连接时，如已经结合图4所描述的。

另外，应当注意到其中接口110’包括晶体管300，并且其中电路CTRL’、CTRL”和700中没有一者连接到节点112的实施例和变型具有当电位Vin大于电位Vbus时，避免正向电流从节点116泄露到节点112的优点。

已经描述了各种实施例和变型。本领域技术人员将理解这些各种实施例和变型的某些特征可以组合，并且本领域技术人员将想到其他变型。特别是，本领域技术人员能够将上文描述的实施例和变型适应于其中晶体管200和当存在晶体管300时，使用NMOS管而不是PMOS管实现的情况，特别是通过NPN晶体管代替PNP晶体管，通过PNP晶体管代替NPN晶体管，并且通过使节点适用于连接到的这些晶体管。例如，当NPN晶体管由PNP晶体管代替，该NPN晶体管将其发射极在电位P耦合到或连接到节点114，PNP晶体管的发射极耦合到或连接到除了接地GND的参考电位处的节点，这种新的参考电位大于Vbus电位。

需要克服已知的USB PD接口的全部或部分的限制，例如设备的已知的USB PD接口，其适于在USB PD技术的实现上具有汇的角色的设备。

实施例克服了全部或部分的已知的USB PD接口的限制，例如，在USB PD技术的实现适于具有汇的角色的设备的已知的USB PD接口的限制。

一个实施例提供USB PD类型接口，包括：第一节点，被配置为接收第一电源电位；第二节点，被配置为递送第二电源电位，以及第三节点，被配置为处于参考电位；第一电阻器，连接在耦合到第一节点的第四节点与第五节点之间；第一MOS晶体管，连接在第五节点与第二节点之间；第二双极晶体管，具有连接到第一晶体管的栅极的集电极以及连接到第四节点或第五节点的发射极；以及第一电路，被配置为将由在第一电阻器中的电流确定的控制电位递送到第二晶体管的基极。

根据实施例，第一电路被配置为确定控制电位以相对于电流阈值限制在第一电阻器中的电流。

根据实施例，第一电路被配置为当在第一电阻器中的电流在电流阈值上增加时，增加第二晶体管的基极-发射极电压。

根据实施例，第一电阻器是PMOS晶体管，并且第二晶体管是PNP晶体管。

根据实施例，第二晶体管的发射极连接到第四节点，并且第一电路包括在第二晶体管的基极与第五节点之间的直接连接。

根据实施例，第一电路包括：NPN晶体管，具有耦合(例如连接)到第三节点的发射极；以及通过分压桥连接到第四节点或第五节点的集电极，分压桥包括被配置为提供控制电位的中间节点；以及电路，其被配置将从跨第一电阻器的电压确定的电位提供到NPN晶体管的基极，在跨第一电阻器的电压与控制电位之间的增益是优选地可变的并且由第一电源电位确定。

根据实施例，第一电路包括运算放大器，其具有耦合到第四节点的第一输入、耦合到第五节点的第二输入，以及耦合到第二晶体管的基极的输出；以及在第四节点或第五节点与第三节点之间串联的二极管和电阻器，二极管和电阻器的连接节点被配置为将浮置接地递送到运算放大器，运算放大器的增益优选地可变并且由第一电源电位确定。

根据实施例，接口还包括被配置为当第二电源电位大于可能增加了余量的电源电位时以第一二进制状态递送二进制信号的第二电路；以及被配置为当二进制信号处于第一状态时将第二节点耦合到第三节点的开关。

根据实施例，第二电路包括：PNP晶体管，其具有耦合到第四节点的基极、由电阻器耦合到第三节点的集电极、以及将通过PNP晶体管的集电极递送的二进制信号耦合(例如连接到)到第二节点的发射极；或比较器，其包括运算放大器，该运算放大器具有耦合到第四节点或耦合到第一节点的第一输入、耦合到第二节点的第二输入、以及递送二进制信号的输出。

根据实施例，接口还包括用于控制第一晶体管的电路，该电路包括晶体管以及具有连接到第一晶体管的栅极的中间节点的分压桥，用于控制第一晶体管的电路的晶体管具有耦合到第三节点的导电端子以及通过分压桥耦合到第四节点或第五节点的另一个导电端子，优选地，用于控制第一晶体管的电路的晶体管是NPN晶体管，并且接口还包括将第四节点或第五节点耦合到第三节点的另一分压桥，并且具有用于控制第一晶体管的连接到NPN晶体管的基极的中间节点。

根据实施例，用于控制第一晶体管的电路还包括开关，其被配置为当二进制信号处于第一状态时，将用于控制第一晶体管的电路的晶体管的控制端子耦合到第三节点。

根据实施例，接口还包括将第四节点耦合到第一节点的第三POMS晶体管。

根据实施例，接口还包括用于控制第三晶体管的电路，该电路包括晶体管和具有连接到第三晶体管的中间节点的分压桥，用于控制第三晶体管的电路的晶体管具有耦合到第三节点的导电端子，以及通过分压桥耦合到第四节点或第五节点的另一个导电端子，优选地，用于控制第三晶体管的电路的晶体管是NPN晶体管并且接口还包括将第四节点或第五节点耦合到第三节点的另一个分压桥，并且具有连接到用于控制第三晶体管的电路的NPN晶体管的基极的中间节点。

根据实施例，用于控制第三晶体管的电路还包括开关，该开关被配置为当二进制信号处于第一状态时，将控制电路的晶体管的控制端子耦合到控制电路的第三节点。

根据实施例，接口还包括第四NPN晶体管，其具有连接到第四节点或连接到第五节点的发射极，以及连接到第一晶体管的栅极的集电极；电阻器；以及在第四晶体管的基极和第三节点之间串联连接的电容元件。

根据实施例，接口还包括用于对电容元件放电的装置，该装置被配置为当第二电源电位大于可能增加了余量的第一电源电位时，对电容元件放电。

根据实施例，放电设备包括二极管，该二极管具有耦合到第四晶体管的基极的阳极并且具有耦合到第四晶体管的发射极的阴极，或放电设备包括与电容器并联连接的开关。

根据实施例，接口还包括电阻器和在第四晶体管的基极以及用于控制第一晶体管的电路的晶体管的导电端子之间串联连接的电阻器和齐纳二极管。

最后，基于上文给出的功能指示，所描述的实施例和变型的实际实现在本领域技术人员的能力范围内。特别地，电路CTRL’、CTRL”、404和700不限于上文描述的示例并且提供这些电路的其他实施例将在本领域技术人员的能力内。

Claims (20)

1.一种通用串行总线功率递送类型接口，其特征在于，包括：

第一节点，被配置为接收第一电源电位，第二节点，被配置为递送第二电源电位，以及第三节点，被配置为处于参考电位；

第一电阻器，被连接在耦合到所述第一节点的第四节点和第五节点之间；

第一金属氧化物半导体晶体管，连接在所述第五节点和所述第二节点之间；

第二双极型晶体管，具有连接到所述第一金属氧化物半导体晶体管的栅极的集电极，以及连接到所述第四节点或所述第五节点的发射极；以及

第一电路，被配置为将从所述第一电阻器中的电流确定的控制电位递送到所述第二双极型晶体管的基极。

2.根据权利要求1所述的通用串行总线功率递送类型接口，其特征在于，所述第一电路被配置为确定所述控制电位，以相对于电流阈值限制在所述第一电阻器中的所述电流。

3.根据权利要求2所述的通用串行总线功率递送类型接口，其特征在于，所述第一电路被配置为当在所述第一电阻器中的所述电流增加到高于所述电流阈值时，增加所述第二双极型晶体管的基极-发射极电压。

4.根据权利要求1所述的通用串行总线功率递送类型接口，其特征在于，所述第一金属氧化物半导体晶体管是P沟道金属氧化物半导体晶体管，并且所述第二双极型晶体管是PNP晶体管。

5.根据权利要求4所述的通用串行总线功率递送类型接口，其特征在于，

所述第二双极型晶体管的所述发射极连接到所述第四节点并且所述第一电路包括在所述第二双极型晶体管和所述第五节点之间的直接连接；或

所述第一电路包括：NPN晶体管，所述NPN晶体管具有耦合到，例如连接到所述第三节点的发射极，以及通过包括被配置为提供所述控制电位的中间节点的分压桥连接到所述第四节点或所述第五节点的集电极；以及被配置为将从跨所述第一电阻器的电压确定的电位提供到所述NPN晶体管的基极的电路，在跨所述第一电阻器的电压和所述控制电位之间的增益是可变的并且由所述第一电源电位确定；或

所述第一电路包括：运算放大器，具有耦合到所述第四节点的第一输入，耦合到所述第五节点的第二输入，以及耦合到所述第二双极型晶体管的基极的输出；以及在所述第四节点或所述第五节点与所述第三节点之间串联的二极管和电阻器，所述二极管和所述电阻器的连接的节点被配置为将浮置接地递送到所述运算放大器，所述运算放大器的增益是可变的并且由所述第一电源电位确定。

6.根据权利要求4所述的通用串行总线功率递送类型接口，其特征在于，还包括：

第二电路，被配置为当所述第二电源电位大于可能增加了余量的所述第一电源电位时，以第一二进制状态递送二进制信号；以及

开关，被配置为当所述二进制信号处于其第一状态时，将所述第二节点耦合到所述第三节点。

7.根据权利要求6所述的通用串行总线功率递送类型接口，其特征在于，所述第二电路包括：

PNP晶体管，具有耦合到所述第四节点的基极，通过电阻器耦合到所述第三节点的集电极，以及发射极，所述发射极耦合到，例如连接到所述第二节点，所述二进制信号由所述PNP晶体管的所述集电极递送；或

比较器，包括运算放大器，所述运算放大器具有耦合到所述第四节点或所述第一节点的第一输入，耦合到所述第二节点的第二输入，以及递送所述二进制信号的输出。

8.根据权利要求4所述的通用串行总线功率递送类型接口，其特征在于，还包括：用于控制所述第一金属氧化物半导体晶体管的电路，包括第五晶体管和具有连接到所述第一金属氧化物半导体晶体管的栅极的中间节点的分压桥，用于控制所述第一金属氧化物半导体晶体管的电路的所述第五晶体管具有耦合到所述第三节点的导电端子以及通过所述分压桥耦合到所述第四节点或所述第五节点的另一个导电端子，用于控制所述第一金属氧化物半导体晶体管的电路的所述第五晶体管是NPN晶体管并且所述接口还包括另一个分压桥，所述另一个分压桥将所述第四节点或所述第五节点耦合到所述第三节点，并且所述另一个分压桥具有连接到用于控制所述第一金属氧化物半导体晶体管的电路的所述NPN晶体管的基极的中间节点。

9.根据权利要求8所述的通用串行总线功率递送类型接口，其特征在于，还包括：

第二电路，被配置为当所述第二电源电位大于可能增加了余量的所述第一电源电位时，以第一二进制状态递送二进制信号；以及

开关，被配置为当所述二进制信号处于所述第一二进制状态时，将所述第二节点耦合到所述第三节点，

以及其中用于控制所述第一金属氧化物半导体晶体管的电路还包括被配置为当所述二进制信号处于所述第一二进制状态时将用于控制所述第一金属氧化物半导体晶体管的电路的所述第五晶体管的控制端子耦合到所述第三节点的开关。

10.根据权利要求4所述的通用串行总线功率递送类型接口，其特征在于，还包括将所述第四节点耦合到所述第一节点的第三P沟道金属氧化物半导体晶体管。

11.根据权利要求10所述的通用串行总线功率递送类型接口，其特征在于，还包括：用于控制所述第三P沟道金属氧化物半导体晶体管的电路，包括第五晶体管和具有连接到所述第三P沟道金属氧化物半导体晶体管的所述栅极的中间节点的分压桥，用于控制所述第三P沟道金属氧化物半导体晶体管的电路的所述第五晶体管具有耦合到所述第三节点的导电端子和通过所述分压桥耦合到所述第四节点或所述第五节点的另一个导电端子，用于控制所述第三P沟道金属氧化物半导体晶体管的电路的所述第五晶体管是NPN晶体管并且所述接口还包括另一个分压桥，所述另一个分压桥将所述第四节点或所述第五节点耦合到所述第三节点，并且所述另一个分压桥具有连接到用于控制所述第三P沟道金属氧化物半导体晶体管的电路的所述NPN晶体管的基极的中间节点。

12.根据权利要求11所述的通用串行总线功率递送类型接口，其特征在于，还包括：

第二电路，被配置为当所述第二电源电位大于可能增加了余量的所述第一电源电位时，以第一二进制状态递送二进制信号；以及

开关，被配置为当所述二进制信号处于所述第一二进制状态时，将所述第二节点耦合到所述第三节点，

其中用于控制第三P沟道金属氧化物半导体晶体管的电路还包括被配置为当所述二进制信号处于所述第一二进制状态时将用于控制所述第三P沟道金属氧化物半导体晶体管的电路的所述第五晶体管的控制端子耦合到所述第三节点的开关。

13.根据权利要求4所述的通用串行总线功率递送类型接口，其特征在于，还包括：

第四NPN晶体管，具有连接到所述第四节点或所述第五节点的发射极，以及连接到所述第一金属氧化物半导体晶体管的栅极的集电极；

电阻器；以及

电容元件，与所述电阻器在所述第四NPN晶体管的基极和所述第三节点之间串联连接。

14.根据权利要求13所述的通用串行总线功率递送类型接口，其特征在于，还包括用于对所述电容元件放电的设备，所述设备被配置为当所述第二电源电位大于可能增加了余量的所述第一电源电位时，对所述电容元件放电。

15.根据权利要求14所述的通用串行总线功率递送类型接口，其特征在于，用于放电的所述设备包括：

二极管，其阳极耦合到所述第四NPN晶体管的基极，并且其阴极耦合到所述第四NPN晶体管的所述发射极；或

开关，与电容器并联连接。

16.根据权利要求13所述的通用串行总线功率递送类型接口，其特征在于，还包括：

用于控制所述第一金属氧化物半导体晶体管的电路，包括第五晶体管和具有连接到所述第一金属氧化物半导体晶体管的栅极的中间节点的分压桥，用于控制所述第一金属氧化物半导体晶体管的电路的所述第五晶体管具有耦合到所述第三节点的导电端子和由所述分压桥耦合到所述第四节点或所述第五节点的另一个导电端子；以及

电阻器和齐纳二极管，串联连接在所述第四NPN晶体管的基极和用于控制所述第一金属氧化物半导体晶体管的电路的所述第五晶体管的所述导电端子之间。

17.一种汇设备，其特征在于，包括：

通用串行总线USB连接器；

USB功率递送PD类型接口，包括：

第一节点，被配置为从所述USB连接器接收第一电源电位，第二节点，被配置为递送第二电源电位，以及第三节点，被配置为从所述USB连接器接收参考电位；

第一电阻器，连接在耦合到所述第一节点的第四节点和第五节点之间；

第一金属氧化物半导体金属氧化物半导体晶体管，连接在所述第五节点和所述第二节点之间；

第二双极型晶体管，具有连接到所述第一金属氧化物半导体晶体管的栅极的集电极和连接到所述第四节点或所述第五节点的发射极；以及

第一电路，被配置为将从在所述第一电阻器中的电流确定的控制电位递送到所述第二双极型晶体管的基极；以及

电路或应用，耦合到所述USB PD类型接口，并且配置为由所述USB PD类型接口供电。

18.根据权利要求17所述的汇设备，其特征在于，所述第一电路被配置为确定所述控制电位以相对于电流阈值限制所述第一电阻器中的所述电流。

19.根据权利要求18所述的汇设备，其特征在于，所述第一电路被配置为当所述第一电阻器中的所述电流增加到高于所述电流阈值时，增加所述第二双极二极管的基极-发射极电压。

20.根据权利要求17所述的汇设备，其特征在于，所述第一金属氧化物半导体晶体管是P沟道金属氧化物半导体晶体管，并且所述第二双极型晶体管是PNP晶体管。

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