CN217037149U - 一种基于fpga的fir滤波器 - Google Patents

Abstract

本实用新型公开了一种基于FPGA的FIR滤波器，包括：同步延时模块、多个并行的FIR滤波单元和第二累加器。其中，同步延时模块用于将输入的数字信号进行多个单位的延时，得到多条并列的数字信号；同步延时模块与所述多个并行的FIR滤波单元连接；FIR滤波单元包括：第一寄存器、第二寄存器、查找表、第一累加器和乘法器。该FIR滤波器较传统的FIR滤波器而言具有更好的运行速率、硬件资源占用比更低，并且可拓宽滤波器的带宽。

Description

一种基于FPGA的FIR滤波器

技术领域

本实用新型涉及数字信号处理技术领域，具体而言，涉及一种基于FPGA的FIR滤波器。

背景技术

FIR滤波器具有严格的线性相位，同时具有稳定性和因果性等特点。FIR数字滤波器在语音信号、软件无线电及自适应信号处理等领域获得了广泛的应用。随着现代电子技术及 EDA技术的发展，特别是可编程逻辑电路的发展使得基于FPGA的FIR滤波器硬件电路的实现具有内部电路结构透明化的特点，并能减小电路体积，提高系统工作效率。传统的FIR滤波器的设计方法基于MAC结构，为了满足不同的运算速率需要，主要有2种结构：并行MAC 和单个MAC。并行MAC消耗大量的逻辑单元LES，只适合高端设计；单个MAC结构采用了以牺牲运算速度为代价来节省硬件资源的设计方法，不适于高速率的FIR滤波器设计。并且，随着雷达、电子对抗、军事通信的发展，各类测试保障中要求微波测试仪器的信号发生与分析带宽越来越宽，从而对数字信号处理的速度要求越来越高，而FPGA的工作逻辑时钟一般在300MHz左右，其时序逻辑无法满足当前信号分析仪器的宽度要求。

有鉴于此，特提出本申请。

实用新型内容

本实用新型所要解决的技术问题是：现有的基于FPGA的FIR滤波器无法同时满足高运算速率、低硬件资源消耗和高带宽的要求，目的在于提供一种基于FPGA的FIR滤波器，将现有的分布式算法和多路并行方式相结合，对FIR滤波器的基本结构进行改进，从而提高FIR 滤波器的运行速度、减小硬件消耗，并实现在一个时钟频率下同时产生多个滤波结果，从而拓宽滤波器的带宽。

本实用新型通过下述技术方案实现：

一种基于FPGA的FIR滤波器，包括：同步延时模块、多个并行的FIR滤波单元和第二累加器；所述同步延时模块用于将输入的数字信号进行多个单位的延时，得到多条并列的数字信号；所述同步延时模块与所述多个并行的FIR滤波单元连接；所述FIR滤波单元包括：第一寄存器、第二寄存器、查找表、第一累加器和乘法器；所述第二寄存器、所述查找表、所述第一累加器和所述第二累加器依次连接；所述第二寄存器的输入端与所述同步延时模块的输出端连接；所述第二累加器的输出端输出滤波结果；所述第一寄存器用于存储预先获取的滤波系数，所述第一寄存器的输出端与所述查找表的输入端连接；所述乘法器的输入端与所述第一累加器的输出端连接，所述乘法器的输出端与所述第一累加器的输入端连接。

作为对本实用新型的进一步描述，所述FIR滤波器还包括：同系数相加模块，所述同系数相加模块的输入端连接所述同步延时模块的输出端，输出端连接所述多个并行的FIR滤波单元的第二寄存器的输入端。

作为对本实用新型的进一步描述，所述FIR滤波单元包括多个查找表和第三累加器，每一个所述查找表的输入端与所述第一寄存器的输出端连接，输出端与所述第三累加器的输入端连接；所述第三累加器的输出端与所述第一累加器的输入点连接；一个所述查找表对应于一条延时的数字信号。

作为对本实用新型的进一步描述，所述FIR滤波单元包括：偏移二进制编码器；所述偏移二进制编码器设置在所述第一寄存器和所述查找表之间。

作为对本实用新型的进一步描述，所述FIR滤波器还包括时序控制模块，所述时序控制模块与所述同步延时模块、所述多个并行的FIR滤波单元、所述第二累加器和所述同系数相加模块连接。

作为对本实用新型的进一步描述，所述FIR滤波单元包括：数值放大器，所述数值放大器设置在所述第一寄存器和所述查找表之间；所述FIR滤波器包括：数值缩小模块，所述数值缩小模块的输入端与所述第二累加器的输出端连接，输出端输出滤波结果。

作为对本实用新型的进一步描述，所述查找表为浮点型查找表，所述第一累加器和所述第二累加器为浮点累加器。

作为对本实用新型的进一步描述，所述FIR滤波单元包括：多个并串转换器和第三寄存器；所述并串转换器设置在所述第一寄存器和所查找表之间，所述第三寄存器设置在所述查找表和所述第一累加器之间；一个所述并串转换器对应于多条延时的数字信号。

作为对本实用新型的进一步描述，所述多个并串转换器包括：多个并列的一级并串转换器和多个并列的二级并串转换器；所述一级并串转换器设置在所述第一寄存器和所述二级并串转换器之间，所述二级并串转换器设置在所述一级并串转换器和所述查找表之间；一个所述一级并串转换器对应于多条延时的数字信号，一个所述二级并串转换器对应于多个所述一级并串转换器的输出。

作为对本实用新型的进一步描述，所述FIR滤波单元包括：第一流水寄存器，所述第一流水寄存器设置在所述第一累加器和所述第二累加器之间；所述FIR滤波器包括：第二流水寄存器，所述第二流水寄存器的输入端连接所述第二累加器的输出端，输出端输出滤波结果。

本实用新型与现有技术相比，具有如下的优点和有益效果：

1、本实用新型实施例提供的一种基于FPGA的FIR滤波器，较传统的FIR滤波器而言具有更好的运行速率、硬件资源占用比更低，并且可拓宽滤波器的带宽；

2、本实用新型实施例提供的一种基于FPGA的FIR滤波器，通过在同步延时模块到第二寄存器的信号传输路径上添加同系数相加模块，预先把相同系数的两个采样得到的数字信号相加，从而降低滤波器的阶数，减小查找表的规模，节省硬件资源；

3、本实用新型实施例提供的一种基于FPGA的FIR滤波器，通过将单个查找表扩充为多个并列的查找表，一个查找表对应一条数字信号，以此降低单个查找表的运算规模，节省硬件开销；

4、本实用新型实施例提供的一种基于FPGA的FIR滤波器，通过在第一寄存器到查找表的信号传输路径上增加偏移二进制编码器，将输入的数字编码映射为镜相对称的两部分，对称性进一步减小对寄存器的资源消耗；

5、本实用新型实施例提供的一种基于FPGA的FIR滤波器，通过在第一寄存器到查找表的信号传输路径上增加数值放大器，将滤波系数进行扩大并将扩大后的数学信号转换为补码形式，从而减小定点数计算所产生的误差；

6、本实用新型实施例提供的一种基于FPGA的FIR滤波器，采用并串结合的结构，充分利用了串行滤波器占用面积小和并行滤波器计算速度快的优势，相较于纯并行滤波器而言可减小大量的资源消耗。

附图说明

为了更清楚地说明本实用新型示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实用新型实施例提供的采用分布式算法和多路并行方式相结合的FIR滤波器的整体逻辑框架示意图；

图2为本实用新型实施例提供的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图；

图3为本实用新型实施例提供的采用分布式算法和多路并行方式相结合的FIR滤波器的原理示意图；

图4为本实用新型实施例提供的增加了同系数相加模块的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图；

图5为本实用新型实施例提供的具有多个查找表的采用分布式算法和多路并行方式相结合的FIR滤波器的原理示意图；

图6为本实用新型实施例提供的增加了偏移二进制滤波器的采用分布式算法和多路并行方式相结合的FIR滤波器的原理示意图；

图7为本实用新型实施例提供的增加了时序控制模块的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图；

图8为本实用新型实施例提供的增加了数值放大器和数值缩小模块的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图；

图9为本实用新型实施例提供的采用浮点型查找表和累加器的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图；

图10为本实用新型实施例提供的增加了并串转换器的采用分布式算法和多路并行方式相结合的FIR滤波器的原理示意图；

图11为本实用新型实施例提供的具有两级并串结构示意图；

图12为本实用新型实施例提供的增加了流水寄存器的采用分布式算法和多路并行方式相结合的FIR滤波器的结构示意图。

附图中标记及对应的零部件名称：

1-同步延时模块，2-FIR滤波单元，3-第二累加器，4-同系数相加模块，5-时序控制模块， 6-数值缩小模块，7-第二流水寄存器，21-第一寄存器，22-第二寄存器，23-查找表，24-第一累加器，25-乘法器，26-偏移二进制编码器，27-数值放大器，28-并串转换器，29-第三寄存器，210-第一流水寄存器，211-第三累加器，212-第一浮点累加器，281-一级并串转换器，282- 二级并串转换器。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

在以下描述中，为了提供对本实用新型的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本实用新型。在其他实施例中，为了避免混淆本实用新型，未具体描述公知的结构、电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本实用新型至少一个实施例中。因此，在整个说明书的各个地方出现的短语“一个实施例”、“实施例”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

在本实用新型的描述中，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型保护范围的限制。

实施例

随信号分析仪器对滤波器的运算速度和带宽要求越来越高，而硬件资源有限，现有的基于FPGA的FIR滤波器无法同时满足高运算速率、低硬件资源消耗和高带宽的要求。

本实施例提供了一种基于FPGA的FIR滤波器，该FIR滤波器基于分布式算法和多路并行方式，通过分布式算法实现提高运算速度和降低资源占用率，通过多路并行方式在一个时钟频率下同时获得多个滤波结果，从而提高滤波器的带宽。具体的，

由于分布式算法是为了解决乘法资惊问题而提出的经典优化算法，主要是使用查表法快速得到部分积。与采用乘法器25实现FIR数字滤波器相比，采用分布式算法实现速度较快，资源占用低。各f(h(n)·X(n))都与相应的二次幕加权累加，在N次查表后，即可完成对内积的计算。对于有符号的分布式算法，除符号位需要做减法运算外，其他都和无符号分布式算法相同。

另外，根据传统的基于FPGA的串行数字滤波器的结构可知，串行滤波在时钟clk的作用下，一个时钟会产生一个滤波结果Y(n)，随着时钟频率的升高，FPGA的时序逻辑无法满足要求。若一个时钟同时产生两个滤波器结果Y(n)、Y(n-1)，相当于实现了串行时钟2×clk速率的滤波；如果一个时钟同时产生四个滤波结果Y(n)、Y(n-1)、Y(n-2)、Y(n-3)，相当于实现了串行时钟4×clk速率的滤波。并且，由于FPGA的工作逻辑时钟一般在300MHz左右，如果要实现例如实现5GHz速率以上的数字滤波器。因此，若要提高滤波器的带宽和运算速度，需要通过多路并行的方式，实现在一个时钟频率下同时产生多个滤波结果，从而以低的时钟频率，通过多路并行的方式实现高时钟速率的滤波。

并行数字滤波的关键就在于形成M×N维滤波矩阵，其中M是并行的路数，而N为滤波器的阶数。FPGA内部并行的运算处理架构就决定了在一个时钟周期内同时有M个输入信号更新，对于待滤波的信号x(n)，在并行运算架构下，就会同时对x(n)、x(n-1)、x(n-2)、…、x(n-(M-1))进行更新，要利用每次时钟周期更新的并行信号，加上过去保存的x(n-(N-1))、x(n-1-(N-1))、x(n-2-(N-1))、…、x(n-(M-1)-(N-1))形成M×N维滤波矩阵。M×N维滤波矩阵形成后，就要进行滤波运算，滤波器系数矩阵H1×N＝[h(N-1),…,h(2),h(1),h(0)]仍为固定的1 ×N维矩阵，M×N维滤波矩阵XM×N的每一行都是1×N维矩阵，每一行与H1×N进行乘加运算。

基于上述原理，本实施例提供的基于FPGA的FIR滤波器，其整体逻辑框架如图1所示。图1中，FIR滤波器由一个同步延时模块1、多个并行的FIR滤波单元2(FIR滤波单元2的个数根据实际需求而定)和一个第二累加器3组成。其中，同步延时模块1用于将输入的数字信号进行N个单位的延时，得到并列的数字信号。同步延时模块1与所述多个并行的FIR 滤波单元2连接，将经延时后的数字信号分别输出到FIR滤波单元2中，每个FIR滤波单元 2将接收到的数字信号进行滤波后，由第二累加器3进行累加后输出最终的滤波结果。

进一步的，如图2所示，所述FIR滤波单元2包括：第一寄存器21、第二寄存器22、查找表23、第一累加器24和乘法器25。其中，第一寄存器21用于存储预先确定的滤波系数 H(n)，第二寄存器22用于获取并存储输入的数字信号X(n)，查找表23用于根据分布式算法计算f(h(n)·X(n))供查表使用。所述第二寄存器22、所述查找表23、所述第一累加器24和所述第二累加器3依次连接；所述第二寄存器22的输入端与所述同步延时模块1的输出端连接；所述第二累加器3的输出端输出滤波结果；所述第一寄存器21的输出端与所述查找表23的输入端连接；所述乘法器25的输入端与所述第一累加器24的输出端连接，乘法器25的输出端与所述第一累加器24的输入端连接。

需说明的是，FIR滤波器中的第一寄存器21、第二寄存器22、查找表23、第一累加器24和乘法器25均为硬件模块。其中，同步延时模块1可选用视音频同步延时器BD30AV-EB-III B&M；第一寄存器21和第二寄存器22可选用外部寄存器PINSEL0；第一累加器24和乘法器25可通过载有加减乘除运算功能的芯片实现；查找表为载有LUT逻辑程序的芯片。

如图3所示，

首先，多个数字信号逐一输入，经过同步延时模块1延时后，得到N个并列的数字信号，该N个并列的数字信号存入第二寄存器22中。针对第一个FIR滤波单元2而言，其中第二寄存器22中存储的N个数字信号为：X(n),…,X(n-1),X(n-(N-1))，第二个FIR滤波单元2中的第二寄存器22存储的N个数字信号为：X(n-N),…,X(n-2),X(n-1)，以此类推，第N个FIR滤波单元2中的第二寄存器22存储的N个数字信号为：X(n-(N-1)-(M-1)),…,X(n-1-(M-1)), X(n-(M-1))，由此得到一个M×N矩阵；而每一个FIR滤波单元2中的第一寄存器21存储的滤波系数为：h(N-1),…,h(1),h(0)，为一个N×1的系数矩阵。

然后，在每一个FIR滤波单元2中，将此M×N矩阵与N×1系数矩阵输入查找表23，根据分布式算法，将此M×N矩阵与N×1系数矩阵相乘。

接下来，将各时序上的结构在第一累加器24中累加，得到累加结果。

最后，将各FIR过滤单元的累加结果在第二累加器3中累加，得到滤波结果。

进一步的，

对于线性相位滤波器，其系数具有对称性(假定为偶对称)。因此，可以预先把相同系数的两个采样值相加，得到新的输入。这样滤波器的阶数可以降到原来的一半，从而减小了查找表23的规模，节省了硬件资源。基于此，本实施例在如图2所示得到FIR滤波器的基础上增加了一个同系数相加模块4。如图4所示，所述同系数相加模块4的输入端连接所述同步延时模块1的输出端，输出端连接所述多个并行的FIR滤波单元2的第二寄存器22的输入端。经同步延时后，通过该同系数相加模块4将数字信号中系数相同的信号先做加法运算，得到信的信号作为输入，从而减小后续查找表23中的乘法运算规模。

进一步的，

由于查找表23的规模随着滤波器的阶数N的增大而呈2N的速度增大。若阶数N比较大，则用单个查找表23实现FIR数字滤波器所需的存储空间就会过大。因此，可以将大的查找表23分成若干小的查找表23，通过对小的查找表23的结果进行求和，即可得到所需的查找表23输出。这样即可将查找表23的规模从2NL变为L2N。从前后规模对比可以看出，分割后查找表23规模减小了，节省了硬件的资源。基于此，本实施例在如图2所述的FIR滤波器结构的基础上，针对于每一个FIR滤波单元2，将原查找表23分割成了多个小的查找表23。如图5，每一个查找表23的输出端与所述第三累加器211的输入端连接；所述第三累加器211 的输出端与所述第一累加器24的输入点连接每一个所述查找表23的输入端与所述第二寄存器22的输出端连接，输出端与所述第一累加器24的输入端连接；一个所述查找表23对应于一条延时的数字信号。

进一步的，

在减少硬件资源占用方面，本实施例还提供了另一种优化方法，即采用偏移二进制编码的方式对如图1所述的FIR滤波器结构进行优化。偏移二进制编码是数字编码的一种方法，它是将原始的二进制数进行了偏置。在分布式算法中，它将输入向盘位值[0,1]映射为[-1, 1]，使得ROM表的上下两部分具有镜像对称性关系，利用这种对称性可以将ROM表的大小压缩到原来的一半。基于此，本实施例在如图2所述的FIR滤波器结构中增加了一个偏移二进制转换器，所述偏移二进制编码器26设置在所述第一寄存器21和所述查找表23之间，如图6。

进一步的，

如图7所示，所述FIR滤波器还包括时序控制模块5，所述时序控制模块5与所述同步延时模块1、所述多个并行的FIR滤波单元2、所述第二累加器3和所述同系数相加模块4连接。通过该实现控制模块能够控制滤波器中各模块按照正确的时序工作。

进一步的，

由于FDATool生成的滤波系数为浮点数，而FPGA只能进行定点运算。而定点数的表示范围小，且表示范围和精度成反比，无法同时满足大范围和高精度的要求。因此，本实施例在如图2所示的FIR滤波器结构的基础上，在每一个FIR滤波单元2中增加了一个数值放大器27，用于对滤波形式进行放大(如放大28倍)，以此扩大定点数的表示范围，再将放大后的滤波系数转换为补码形式进行运算，数值放大器27可选用运算放大器芯片CA3140；同时在第二累加器3之后增加了一个数值缩小模块，用于对滤波结果进行相应倍数的缩小。如图 8所示。所述数值放大器27设置在所述第一寄存器21和所述查找表23之间，所述数值缩小模块6的输入端与所述第二累加器3的输出端连接，输出端输出滤波结果。此外，本实施例还提供了另一种用于提高运算精度的FIR滤波器结构，如图9所示，将查找表23、第一累加器24和第二累加器3分别更换为浮点型查找表23、第一浮点累加器和第二浮点累加器，从而可直接对由FDATool生成的浮点型滤波系数进行计算。

进一步的，

考虑了串行FIR滤波器占用的面积很小，但是能处理的速度较低；而采用全并行结构的 FIR滤波结构，其处理速度快，当需要占用很多ROM资源。本实施例中，图2或图3所示的FIR滤波器为并行结构的滤波器，为进一步降低其对ROM的资源占用，本实施例采用了并串结构对其进行了改进，改进后的FIR滤波器结构如图10所示。改进后，每一个FIR滤波单元 2中包括多个并串转换器28(PSC)和第三寄存器29；所述并串转换器28设置在所述第一寄存器21和所查找表23之间，所述第三寄存器29设置在所述查找表23和所述第一累加器24 之间；一个所述并串转换器28对应于多条延时的数字信号。本实施例还提供了如图11所示的两级级并串结构的示意图，包括一级并串转换器281和二级并串转换器282。当然，并串结构的级数可根据实际情况而定。并串转换器28采用并-串转换芯片74HC165。

进一步的，

本实施例还增加了多个流水寄存器。具体的，如图12所示，所述FIR滤波单元2包括：第一流水寄存器210，所述第一流水寄存器210设置在所述第一累加器24和所述第二累加器 3之间；所述FIR滤波器包括：第二流水寄存器7，所述第二流水寄存器7的输入端连接所述第二累加器3的输出端，输出端输出滤波结果。第一流水寄存器210和第二流水寄存器7选用DLX流水寄存器。

当然，根据实际需求，也可将基于上述多种基于图2所示的FIR滤波器结构的改进结构统一运用到一个FIR滤波器中。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种基于FPGA的FIR滤波器，其特征在于，包括：同步延时模块(1)、多个并行的FIR滤波单元(2)和第二累加器(3)；所述同步延时模块(1)用于将输入的数字信号进行多个单位的延时，得到多条并列的数字信号；所述同步延时模块(1)与所述多个并行的FIR滤波单元(2)连接；所述FIR滤波单元(2)包括：第一寄存器(21)、第二寄存器(22)、查找表(23)、第一累加器(24)和乘法器(25)；所述第二寄存器(22)、所述查找表(23)、所述第一累加器(24)和所述第二累加器(3)依次连接；所述第二寄存器(22)的输入端与所述同步延时模块(1)的输出端连接；所述第二累加器(3)的输出端输出滤波结果；所述第一寄存器(21)用于存储预先获取的滤波系数，所述第一寄存器(21)的输出端与所述查找表(23)的输入端连接；所述乘法器(25)的输入端与所述第一累加器(24)的输出端连接，所述乘法器(25)的输出端与所述第一累加器(24)的输入端连接。

2.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，包括：同系数相加模块(4)，所述同系数相加模块(4)的输入端连接所述同步延时模块(1)的输出端，输出端连接所述多个并行的FIR滤波单元(2)的第二寄存器(22)的输入端。

3.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述FIR滤波单元(2)包括多个查找表(23)和第三累加器(211)，每一个所述查找表(23)的输入端与所述第一寄存器(21)的输出端连接，输出端与所述第三累加器(211)的输入端连接；所述第三累加器(211)的输出端与所述第一累加器(24)的输入端连接；一个所述查找表(23)对应于一条延时的数字信号。

4.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述FIR滤波单元(2)包括：偏移二进制编码器(26)；所述偏移二进制编码器(26)设置在所述第一寄存器(21)和所述查找表(23)之间。

5.根据权利要求2所述的一种基于FPGA的FIR滤波器，其特征在于，包括时序控制模块(5)，所述时序控制模块(5)与所述同步延时模块(1)、所述多个并行的FIR滤波单元(2)、所述第二累加器(3)和所述同系数相加模块(4)连接。

6.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述FIR滤波单元(2)包括：数值放大器(27)，所述数值放大器(27)设置在所述第一寄存器(21)和所述查找表(23)之间；所述FIR滤波器包括：数值缩小模块(6)，所述数值缩小模块(6)的输入端与所述第二累加器(3)的输出端连接，输出端输出滤波结果。

7.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述查找表(23)为浮点型查找表，所述第一累加器(24)和所述第二累加器(3)为浮点累加器。

8.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述FIR滤波单元(2)包括：多个并串转换器(28)和第三寄存器(29)；所述并串转换器(28)设置在所述第一寄存器(21)和所查找表(23)之间，所述第三寄存器(29)设置在所述查找表(23)和所述第一累加器(24)之间；一个所述并串转换器(28)对应于多条延时的数字信号。

9.根据权利要求8所述的一种基于FPGA的FIR滤波器，其特征在于，所述多个并串转换器(28)包括：多个并列的一级并串转换器(281)和多个并列的二级并串转换器(282)；所述一级并串转换器(281)设置在所述第一寄存器(21)和所述二级并串转换器(282)之间，所述二级并串转换器(282)设置在所述一级并串转换器(281)和所述查找表(23)之间；一个所述一级并串转换器(281)对应于多条延时的数字信号，一个所述二级并串转换器(282)对应于多个所述一级并串转换器(281)的输出。

10.根据权利要求1所述的一种基于FPGA的FIR滤波器，其特征在于，所述FIR滤波单元(2)包括：第一流水寄存器(210)，所述第一流水寄存器(210)设置在所述第一累加器(24)和所述第二累加器(3)之间；所述FIR滤波器包括：第二流水寄存器(7)，所述第二流水寄存器(7)的输入端连接所述第二累加器(3)的输出端，输出端输出滤波结果。

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