CN216670683U - 一种复位电路及电子装置 - Google Patents

Abstract

本实用新型公开一种复位电路及电子装置，属于电子技术领域，其中，复位电路包括依次连接的延时电路、驱动电路和分压电路，延时电路的和驱动电路分别与主控芯片的复位引脚连接，延时电路、驱动电路和分压电路均与供电电源连接；延时电路在检测到电压上升时，延时输出复位信号至主控芯片的复位引脚；分压电路在检测到电压下降时，输出第一电平信号至驱动电路；驱动电路在接收到第一电平信号时，输出第二电平信号至主控芯片的复位引脚。本实用新型解决了现有技术中复位电路存在复位延时不足的问题，防止主控芯片处于低电平状态时，其复位引脚却处于高电平状态的情况发生。

Description

一种复位电路及电子装置

技术领域

本实用新型涉及电子技术领域，特别涉及一种复位电路及电子装置。

背景技术

电子装置中，主控芯片的初始化一般通过复位电路输入复位信号至主控芯片的复位引脚来实现。目前的复位电路存在延时不足的问题，在主控芯片掉电关机时，由于复位信号比电源掉电慢，复位引脚响应慢，容易出现主控芯片本身已经掉电，而其复位引脚尚在高电平工作状态的情况，容易导致主控芯片无法正常按照掉电时序复位，从而导致主控芯片的设置寄存器状态出错或工作出现异常。

实用新型内容

本实用新型的主要目的在于：提供一种复位电路及电子装置，旨在解决现有技术中复位电路存在复位延时不足的技术问题。

为实现上述目的，本实用新型采用如下技术方案：

第一方面，本实用新型提出一种复位电路，所述复位电路的输入端与供电电源连接，输出端与主控芯片连接，所述复位电路包括依次连接的延时电路、驱动电路和分压电路，所述延时电路和所述驱动电路分别与所述主控芯片的复位引脚连接，所述延时电路、所述驱动电路和所述分压电路均与所述供电电源连接；

所述延时电路，用于在检测到电压上升时，延时输出复位信号至所述主控芯片的复位引脚；

所述分压电路，用于在检测到电压下降时，输出第一电平信号至所述驱动电路；

所述驱动电路，用于在接收到所述第一电平信号时，输出第二电平信号至所述主控芯片的复位引脚。

可选地，上述复位电路中，所述延时电路包括第一电阻和第一电容；

所述第一电阻的一端与所述供电电源连接，另一端分别与所述主控芯片的复位引脚和所述第一电容的一端连接，所述第一电容的另一端接地。

可选地，上述复位电路中，所述分压电路包括第三电阻和第四电阻；

所述第四电阻的一端与所述供电电源连接，另一端分别与所述驱动电路和所述第三电阻的一端连接，所述第三电阻的另一端接地。

可选地，上述复位电路中，所述驱动电路包括场效应管、第二电阻和三极管；

所述三极管的基极与所述分压电路连接，集电极与所述第二电阻的一端和所述场效应管的栅极连接，发射极接地，所述第二电阻的另一端与所述供电电源连接，所述场效应管的漏极与所述主控芯片的复位引脚连接，源极接地。

可选地，上述复位电路中，所述场效应管为增强型绝缘栅场效应管。

可选地，上述复位电路中，所述三极管为电子型半导体-空穴型半导体- 电子型半导体构成的三极管。

可选地，上述复位电路中，所述供电电源为高级技术扩展电源。

可选地，上述复位电路中，所述主控芯片为单片机、ARM、数字信号处理器、中央处理器、现场可编程逻辑门阵列中的任意一种。

第二方面，本实用新型还提出一种电子装置，所述装置包括：

复位电路及主控芯片，所述复位电路用于对所述主控芯片进行初始化，所述复位电路为如上述的复位电路。

本实用新型提供的上述一个或多个技术方案，可以具有如下优点或至少实现了如下技术效果：

本实用新型提出的一种复位电路及电子装置，通过采用延时电路在检测到电压上升时，延时输出复位信号至主控芯片的复位引脚，使电源电压到达高电平与复位引脚到达高电平之间形成时序差，从而使复位引脚上电迟于主控芯片上电；还通过采用分压电路在检测到电压下降时，输出第一电平信号至驱动电路，以及通过驱动电路在接收到第一电平信号时，输出第二电平信号至主控芯片的复位引脚，使主控芯片与复位引脚同时下电或复位引脚先于主控芯片下电；防止主控芯片处于低电平状态时，其复位引脚却处于高电平状态的情况发生，保证主控芯片正常按照掉电时序复位，减少主控芯片工作异常的情况发生。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型复位电路第一实施例的连接框图；

图2为本实用新型复位电路第一实施例的电路原理图；

图3为本实用新型复位电路第一实施例的电平信号变化示意图。

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，在本实用新型中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。另外，在本实用新型中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连；可以是两个元件内部的连通，也可以是两个元件的相互作用关系。

在本实用新型中，若有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本实用新型的说明，其本身没有特定的意义。因此，“模块”、“部件”或“单元”可以混合地使用。

对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。另外，各个实施例的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

对现有技术进行分析发现，电子装置中，主控芯片的初始化一般通过复位电路输入复位信号至主控芯片的复位引脚来实现。目前的复位电路存在延时不足的问题，具体表现为，在上电时，复位引脚与主控芯片可以同时上电，但在主控芯片掉电关机时，由于复位信号比电源掉电慢，复位引脚响应慢，容易出现主控芯片本身已经掉电，而其复位引脚尚在高电平工作状态的情况，该情况容易导致主控芯片无法正常按照掉电时序复位，从而导致主控芯片的设置寄存器状态出错或工作出现异常。

鉴于现有技术中复位电路存在复位延时不足的技术问题，本实用新型提供了一种复位电路及电子装置，具体实施方式及实施例如下。

实施例一

参照图1至图3，图1为本实用新型复位电路第一实施例的连接框图；本实施例提出一种复位电路。复位电路的输入端与供电电源连接，输出端与主控芯片连接，复位电路包括依次连接的延时电路、驱动电路和分压电路，延时电路和驱动电路分别与主控芯片的复位引脚连接，延时电路、驱动电路和分压电路均与供电电源连接；

延时电路，用于在检测到电压上升时，延时输出复位信号至主控芯片的复位引脚；

分压电路，用于在检测到电压下降时，输出第一电平信号至驱动电路；

驱动电路，用于在接收到第一电平信号时，输出第二电平信号至主控芯片的复位引脚。

在系统上电时，通过延时电路延时输出复位信号至主控芯片的复位引脚，使电源电压到达高电平与复位引脚到达高电平之间形成时序差，从而使复位引脚上电迟于主控芯片上电，该情况不会对主控芯片造成任何不良影响，但通过增加延时电路，可以保证不会出现复位引脚处于高电平状态，而主控芯片处于低电平状态的情况。

在系统下电时，通过分压电路输出第一电平信号至驱动电路，通过驱动电路在接收到第一电平信号时，输出第二电平信号至主控芯片的复位引脚，使主控芯片与复位引脚同时下电或复位引脚先于主控芯片下电，进一步防止主控芯片处于低电平状态时，其复位引脚处于高电平状态的情况发生，保证主控芯片正常按照掉电时序复位，减少主控芯片工作异常的情况发生。

进一步地，如图2所示的电路原理图，延时电路包括第一电阻R1和第一电容C1；

第一电阻R1的一端与供电电源连接，另一端分别与主控芯片的复位引脚和第一电容C1的一端连接，第一电容C1的另一端接地。

进一步地，分压电路包括第三电阻R3和第四电阻R4；

第四电阻R4的一端与供电电源连接，另一端分别与驱动电路和第三电阻 R3的一端连接，第三电阻R3的另一端接地。

进一步地，驱动电路包括场效应管Q1、第二电阻R2和三极管Q2；

三极管Q2的基极与分压电路连接，集电极与第二电阻R2的一端和场效应管Q1的栅极连接，发射极接地，第二电阻R2的另一端与供电电源连接，场效应管Q1的漏极与主控芯片的复位引脚连接，源极接地。

在本实施例中，以IC表示主控芯片。第一电阻R1的一端连接供电电源提供的+ATX_3VSB电压，即ATX(Advanced Technology Extended，高级技术扩展)电源提供的+3.3V电压，另一端分别与主控芯片IC的复位引脚和第一电容C1的一端连接，第一电容C1的另一端接地；第四电阻R4的一端连接+ATX_3VSB电压，另一端分别与驱动电路的三极管Q2的基极和第三电阻 R3的一端连接，第三电阻R3的一端连接；三极管Q2的集电极与第二电阻 R2的一端和场效应管Q1的栅极G连接，三极管Q2的发射极接地，第二电阻R2的另一端连接+ATX_3VSB电压，场效应管Q1的漏极D与主控芯片IC 的复位引脚连接，场效应管Q1的源极S接地。

具体的，场效应管Q1可以为增强型绝缘栅场效应管，具体可以为N沟道MOSFET场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管，简称MOS管)；

三极管Q2可以为NPN型三极管；

供电电源可以为ATX电源；

主控芯片可以为单片机、ARM(Advanced RISC Machines，处理器)、DSP (DigitalSignal Process，数字信号处理器)、CPU(Central Processing Unit，中央处理器)、FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列) 中的任意一种。

本实施例中，场效应管Q1具体采用L2N7002LT型号的N沟道MOS管；三极管Q2具体采用MMBT3904T型号的NPN型三极管；供电电源具体采用可提供+3.3V电压的ATX电源；主控芯片具体采用ASM1042型号的USB3.0 (Universal Serial Bus 3.0，通用串行总线3.0)主控端芯片，该芯片将PCIE (Peripheral Component Interconnect Express，高速串行计算机扩展总线)转为 USB3.0。

ATX电源提供+ATX_3VSB电压给主控芯片IC供电，该主控芯片IC需满足时序要求，包括上电时序要求和下电时序要求。上电时序要求具体为给IC 上电+ATX_3VSB之后，过2ms以上才能拉高IC的复位引脚。下电时序要求具体为+ATX_3VSB电压掉电与复位引脚掉电需要同时，即电路无供电且输入到主控芯片IC的复位信号RST_IC为低电平信号，该复位信号RST_IC输入到主控芯片IC的复位引脚后，复位引脚下降至低电平；或者，复位引脚先于 +ATX_3VSB电压掉电，即复位信号RST_IC为低电平信号，该复位信号 RST_IC输入到复位引脚后，复位引脚下降至低电平，+ATX_3VSB电压才断开。总之，要求任何时候都不会存在复位引脚处于高电平工作状态，而 +ATX_3VSB电压处于不满足最低输入电平状态的情况发生。

本实施例中，通过第一电阻R1和第一电容C1构成的延时电路，对输入到主控芯片IC复位引脚的复位信号RST_IC进行延时，让+ATX_3VSB到达高电平和RST_IC到达高电平之间形成时序差；对应的，根据该具体实施例，得到如图3所示的电平信号变化示意图，由图3可以看出，+ATX_3VSB上电与RST_IC上电之间存在时间差t1，具体计算得到时间差t1≥2ms，满足本实施例主控芯片IC的延时要求。

还通过第三电阻R3和第四电阻R4构成的分压电路，在+ATX_3VSB电压下降到主控芯片IC的输入电压最低值时，通过驱动三极管Q2和场效应管 Q1导通或截止来拉低复位信号RST_IC，从而拉低复位引脚，以免复位引脚由于延时电路的影响，存在复位引脚比输入电压掉的更慢的情况发生。具体为，正常工作中，+ATX_3VSB电压为3.3V，此时，三极管Q2导通，场效应管Q1截止，复位信号RST_IC为高电平，当+ATX_3VSB电压降到2.9V时，三极管Q2截止，场效应管Q1导通，复位信号RST_IC直接被场效应管Q1 拉到0V，此时，复位信号RST_IC为低电平，从而使主控芯片IC的复位引脚掉电，满足本实施例主控芯片IC的掉电时序要求。

本实施例的复位电路，通过采用延时电路在检测到电压上升时，延时输出复位信号至主控芯片的复位引脚，使电源电压到达高电平与复位引脚到达高电平之间形成时序差，从而使复位引脚上电迟于主控芯片上电；还通过采用分压电路在检测到电压下降时，输出第一电平信号至驱动电路，以及通过驱动电路在接收到第一电平信号时，输出第二电平信号至主控芯片的复位引脚，使主控芯片与复位引脚同时下电或复位引脚先于主控芯片下电；防止主控芯片处于低电平状态时，其复位引脚却处于高电平状态的情况发生，保证主控芯片正常按照掉电时序复位，减少主控芯片工作异常的情况发生。

实施例二

本实施例提出一种电子装置，该电子装置可以包括：

复位电路及主控芯片，复位电路用于对主控芯片进行初始化，复位电路为如实施例一的复位电路。

复位电路的具体结构参照上述实施例，由于本实施例采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

需要说明，上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均包括在本实用新型的专利保护范围内。

Claims (9)

1.一种复位电路，所述复位电路的输入端与供电电源连接，输出端与主控芯片连接，其特征在于，所述复位电路包括依次连接的延时电路、驱动电路和分压电路，所述延时电路和所述驱动电路分别与所述主控芯片的复位引脚连接，所述延时电路、所述驱动电路和所述分压电路均与所述供电电源连接；

所述延时电路，用于在检测到电压上升时，延时输出复位信号至所述主控芯片的复位引脚；

所述分压电路，用于在检测到电压下降时，输出第一电平信号至所述驱动电路；

所述驱动电路，用于在接收到所述第一电平信号时，输出第二电平信号至所述主控芯片的复位引脚。

2.如权利要求1所述的复位电路，其特征在于，所述延时电路包括第一电阻和第一电容；

所述第一电阻的一端与所述供电电源连接，另一端分别与所述主控芯片的复位引脚和所述第一电容的一端连接，所述第一电容的另一端接地。

3.如权利要求1所述的复位电路，其特征在于，所述分压电路包括第三电阻和第四电阻；

所述第四电阻的一端与所述供电电源连接，另一端分别与所述驱动电路和所述第三电阻的一端连接，所述第三电阻的另一端接地。

4.如权利要求1所述的复位电路，其特征在于，所述驱动电路包括场效应管、第二电阻和三极管；

所述三极管的基极与所述分压电路连接，集电极与所述第二电阻的一端和所述场效应管的栅极连接，发射极接地，所述第二电阻的另一端与所述供电电源连接，所述场效应管的漏极与所述主控芯片的复位引脚连接，源极接地。

5.如权利要求4所述的复位电路，其特征在于，所述场效应管为增强型绝缘栅场效应管。

6.如权利要求4所述的复位电路，其特征在于，所述三极管为NPN型三极管。

7.如权利要求1至6中任一项所述的复位电路，其特征在于，所述供电电源为高级技术扩展电源。

8.如权利要求1至6中任一项所述的复位电路，其特征在于，所述主控芯片为单片机、ARM、数字信号处理器、中央处理器、现场可编程逻辑门阵列中的任意一种。

9.一种电子装置，其特征在于，所述装置包括：

复位电路及主控芯片，所述复位电路用于对所述主控芯片进行初始化，所述复位电路为如权利要求1至8中任一项所述的复位电路。

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