CN215956267U - 功率因素校正电路 - Google Patents

Abstract

提供了一种功率因素校正电路，包括输入整流滤波电路、输出恒压控制电路、功率传输电感、以及输出整流滤波电路，其中：输入整流滤波电路的第一端子、输出恒压控制电路的第一端子、功率传输电感的第一端子、以及输出整流滤波电路的第一端子连接在一起，输入整流滤波电路的第二端子、输出恒压控制电路的第二端子、以及输出整流滤波电路的第二端子连接在一起，输出恒压控制电路的第三端子、功率传输电感的第二端子、以及输出整流滤波电路的第三端子连接在一起。根据本实用新型实施例的功率因素校正电路可以实时检测输入电压并根据输入电压动态调整输出电压，同时可以提高整个输入电压范围内的系统效率。

Description

功率因素校正电路

技术领域

本实用新型涉及电路领域，尤其涉及一种功率因素校正电路。

背景技术

目前，功率因素校正电路需要向芯片自供电和跟随输入电压动态调整输出电压的方向发展，现有方案普遍采用输入宽电压范围、输出固定电压的模式。在低输入电压条件下，现有的功率因素校正电路存在系统效率低、芯片温升高等问题。同时，现有的功率因素校正电路需要由外部提供工作电压或者需要增加额外的供电电路提供工作电压，这又导致系统电路的外围器件数量多、控制芯片工作方式复杂等问题。

实用新型内容

鉴于上述一个或多个问题，本实用新型提供了一种功率因素校正电路。

根据本实用新型实施例的功率因素校正电路，包括输入整流滤波电路、输出恒压控制电路、功率传输电感、以及输出整流滤波电路，其中：输入整流滤波电路的第一端子、输出恒压控制电路的第一端子、功率传输电感的第一端子、以及输出整流滤波电路的第一端子连接在一起，输入整流滤波电路的第二端子、输出恒压控制电路的第二端子、以及输出整流滤波电路的第二端子连接在一起，输出恒压控制电路的第三端子、功率传输电感的第二端子、以及输出整流滤波电路的第三端子连接在一起。

根据本实用新型实施例的功率因素校正电路可以实时检测输入电压并根据输入电压动态调整输出电压，同时可以提高整个输入电压范围内的系统效率。

附图说明

从下面结合附图对本实用新型的具体实施方式的描述中可以更好地理解本实用新型，其中：

图1示出了根据本实用新型实施例的功率因素校正电路的示例框图。

图2示出了图1所示的恒压开关控制芯片U1的示例框图。

具体实施方式

下面将详细描述本实用新型的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本实用新型的全面理解。但是，对于本领域技术人员来说很明显的是，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型的更好的理解。本实用新型决不限于下面所提出的任何具体配置，而是在不脱离本实用新型的精神的前提下覆盖了元素和部件的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本实用新型造成不必要的模糊。另外，需要说明的是，这里使用的用语“A与B连接”可以表示“A与B直接连接”也可以表示“A与B经由一个或多个其他元件间接连接”。

基于现有的功率因素校正电路存在的一个或多个问题，提出了一种跟随式功率因素校正电路，该电路可以实时检测输入电压并根据输入电压动态调整输出电压，同时可以提高整个输入电压范围内的系统效率、降低芯片温度。

图1示出了根据本实用新型实施例的功率因素校正电路100的示例电路图。如图1所示，功率因素校正电路100包括输入整流滤波电路102、输出恒压控制电路104、功率传输电感106、以及输出整流滤波电路108，其中：输入整流滤波电路102的第一端子、输出恒压控制电路104的第一端子、功率传输电感106的第一端子、以及输出整流滤波电路108的第一端子连接在一起，输入整流滤波电路102的第二端子、输出恒压控制电路104的第二端子、以及输出整流滤波电路108的第二端子连接在一起，输出恒压控制电路104的第三端子、功率传输电感106的第二端子、以及输出整流滤波电路108的第三端子连接在一起。

如图1所示，在一些实施例中，输入整流滤波电路102包括保险丝F1，整流二极管D1、D2、D3、D4，以及滤波电容C1，用于对普通交流电输入进行整流滤波处理。

如图1所示，在一些实施例中，输出恒压控制电路104包括恒压开关控制芯片U1，该恒压开关控制芯片U1包括以下引脚中的至少一个引脚：芯片供电输入引脚(VDD脚)、内部开关管(例如，MOSFET)漏极引脚(DRAIN脚)、输出电流设定引脚(CS脚)、输出电压设定引脚(INV脚)、输入电压采样输入引脚(VAC脚)、以及芯片基准地引脚(GND脚)。

如图1所示，在一些实施例中，输出恒压控制电路104还包括输出电流设置电阻R9，其中，输出恒压控制芯片U1的输出电流设定引脚(CS脚)经由输出电流设置电阻R9接地。

如图1所示，在一些实施例中，输出恒压控制电路104还包括输出恒压设置网络R1、R2、R3、C4，其中，输出恒压控制芯片U1的输出电压设定引脚(INV脚)经由电阻R1和R2连接到输出恒压控制电路104的第三端子、并且经由相互并联的电阻R3和电容C4连接到输出恒压控制电路104的第二端子。

如图1所示，在一些实施例中，输出恒压控制电路104还包括芯片启动电阻R4、R5和芯片供电电容C3，其中，输出恒压控制芯片U1的芯片供电输入引脚(VDD脚)经由芯片启动电阻R4和R5连接到输出恒压控制电路104的第一端子、并且经由芯片供电电容C3连接到输出恒压控制电路104的第二端子。

如图1所示，在一些实施例中，输出恒压控制电路104还包括输入电压采样网络R6、R7、R8、C5，其中，输出恒压控制芯片U1的输入电压采样输入引脚(VAC脚)经由电阻R6和R7连接到输出恒压控制电路104的第一端子，电阻R8和电容C5并联连接在输出恒压控制芯片U1的输入电压采样输入引脚(VAC脚)和芯片基准地引脚(GND脚)之间并且连接到输出恒压控制电路104的第二端子。

如图1所示，在一些实施例中，输出恒压控制芯片U1的内部开关管漏极引脚(DRAIN脚)连接到输出恒压控制电路104的第三端子。

如图1所示，在一些实施例中，功率传输电感106包括电感L1。

如图1所示，在一些实施例中，输出整流滤波电路108包括防浪涌二极管D5，输出整流二极管D6，以及输出滤波电容C2。

图2示出了图1所示的恒压开关控制芯片U1的示例框图。下面结合图2，对恒压开关控制芯片U1的引脚和内部功能模块进行说明。如图2所示，恒压开关控制芯片U1包括功率开关管M1和M2、芯片供电模块、输入电压检测模块、逻辑控制模块、以及开关管驱动模块。

如图2所示，在一些实施例中，功率开关管M1的漏极连接到内部开关管漏极引脚(DRAIN脚)、栅极连接到芯片供电模块的第一输出端、源极连接到芯片供电模块的第二输出端；功率开关管M2的漏极连接到芯片供电模块的第二输出端、栅极连接到开关管驱动模块的输出端、源极连接到输出电流设定引脚(CS脚)；逻辑控制模块的第一输入端连接到输出电流设定引脚(CS脚)、第二输入端连接到输出电压设定引脚(INV脚)、输出端连接到开关管驱动模块的输入端；输入电压检测模块的输入端连接到输入电压采样输入引脚(VAC脚)、输出端连接到逻辑控制模块的第三输入端。

根据本实用新型实施例的功率因素校正电路100的工作过程可以分为以下四个阶段：

第一阶段：交流(AC)输入电压经过输入整流滤波电路102的整流滤波变为直流输入电压VIN；直流输入电压VIN通过防浪涌二极管D5给输出滤波电容C2充电(D5→C2回路可以抑制AC输入电压的尖峰电压)，并通过芯片启动电阻R4、R5给芯片供电电容C3充电；当芯片供电电容C3上的电压达到恒压开关控制芯片U1的开启电压时，恒压开关控制芯片U1开始工作；恒压开关控制芯片U1工作以后的供电是由其内部的自供电模块提供，不需要外部再提供额外的供电。

第二阶段：恒压开关控制芯片U1控制其内部的功率开关管(例如，MOSFET)导通；直流输入电压VIN通过回路C1→L1→DRAIN(U1)→CS(U1)→R9→GND(U1)→C1给功率传输电感L1储能；恒压开关控制芯片U1通过检测INV脚处的电压控制其内部的功率开关管的导通时间，从而控制功率传输电感L1存储的能量；恒压开关控制芯片U1通过其内部的环路调节电路实现系统宽电压输入。

第三阶段：功率传输电感L1存储的能量通过回路L1→D6→C2→C1→L1释放到输出滤波电容C2；恒压开关控制芯片U1通过其内部的检测电路检测到功率传输电感L1的储能释放结束后，重新开始第二阶段工作。功率因素校正电路100在第二阶段和第三阶段循环工作，确保恒压开关控制芯片U1的INV脚处的平均电压维持在恒压开关控制芯片U1的内部设定阈值，从而保持输出滤波电容C2两端恒定的输出电压。在此期间，随着直流输入电压VIN或者输出负载电流的改变，恒压开关控制芯片U1会通过INV脚采样输出电压，控制其内部的功率开关管的导通时间变化，动态调节当前系统的工作状态，确保输出滤波电容C2两端的输出电压在直流输入电压VIN一定的情况下保持恒定。同时，恒压开关控制芯片U1会通过VAC脚实时采样当前的直流输入电压VIN，动态调整输出滤波电容C2两端的输出电压，确保输出滤波电容C2两端的输出电压跟随直流输入电压VIN的改变动态变化，实现输出电压跟随输入电压的功能，该功能对比常见的固定输出电压的功率因素校正方案，能降低恒压开关控制芯片U1的工作温度并提高系统整体效率。同时，恒压开关控制芯片U1内部限制输出电流设置电阻R9两端的电压上限阈值，限制系统输出的最大功率，防止系统过功率损坏。

第四阶段：当恒压开关控制芯片U1的VDD脚处的外部供电电压降低，交流输入电压关断使得直流输入电压VIN下降，或者恒压开关控制芯片U1触发保护从而强制关断内部供电时，恒压开关控制芯片U1的内部供电电压降低；当恒压开关控制芯片U1的内部供电电压低于其最低工作电压阈值时，恒压开关控制芯片U1停止工作；当恒压开关控制芯片U1的VDD脚处的外部供电电压升高，交流输入电压再次接通，或者恒压开关控制芯片U1的保护复位解除时，功率因素校正电路100重新返回第一阶段工作。功率因素校正电路100在第一阶段到第四阶段循环工作。

在本实施例中，恒压开关控制芯片U1无需外部供电即可实现稳定的工作，在拓展了应用范围的同时将功率开关管和环路补偿电路集成到恒压开关控制芯片U1内部，无需外置环路补偿和外置MOSFET方案用于驱动MOSFET的相关电路。芯片内部检测技术无需额外的功率电感退磁检测电路，功率电感可以做到最简化。

本实用新型可以以其他的具体形式实现，而不脱离其精神和本质特征。当前的实施例在所有方面都被看作是示例性的而非限定性的，本实用新型的范围由所附权利要求而非上述描述定义，并且落入权利要求的含义和等同物的范围内的全部改变都被包括在本实用新型的范围中。

Claims (10)

1.一种功率因素校正电路，其特征在于，包括输入整流滤波电路、输出恒压控制电路、功率传输电感、以及输出整流滤波电路，其中：

所述输入整流滤波电路的第一端子、所述输出恒压控制电路的第一端子、所述功率传输电感的第一端子、以及所述输出整流滤波电路的第一端子连接在一起，

所述输入整流滤波电路的第二端子、所述输出恒压控制电路的第二端子、以及所述输出整流滤波电路的第二端子连接在一起，

所述输出恒压控制电路的第三端子、所述功率传输电感的第二端子、以及所述输出整流滤波电路的第三端子连接在一起。

2.根据权利要求1所述的功率因素校正电路，其特征在于，所述输出恒压控制电路包括输出恒压控制芯片，所述输出恒压控制芯片包括以下引脚中的至少一个引脚：芯片供电输入引脚、内部开关管漏极引脚、输出电流设定引脚、输出电压设定引脚、输入电压采样输入引脚、以及芯片基准地引脚。

3.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制电路还包括输出电流设置电阻，其中，所述输出恒压控制芯片的输出电流设定引脚经由所述输出电流设置电阻接地。

4.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制电路还包括输出恒压设置网络，所述输出恒压设置网络包括第一电阻、第二电阻、以及第一电容，所述输出恒压控制芯片的输出电压设定引脚经由所述第一电阻连接到所述输出恒压控制电路的第三端子、并且经由相互并联的所述第二电阻和所述第一电容连接到所述输出恒压控制电路的第二端子。

5.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制电路还包括芯片启动电阻和芯片供电电容，其中，所述输出恒压控制芯片的芯片供电输入引脚经由所述芯片启动电阻连接到所述输出恒压控制电路的第一端子、并且经由所述芯片供电电容连接到所述输出恒压控制电路的第二端子。

6.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制电路还包括输入电压采样网络，所述输入电压采样网络包括第三电阻、第四电阻、以及第二电容，其中，所述输出恒压控制芯片的输入电压采样输入引脚经由所述第三电阻连接到所述输出恒压控制电路的第一端子，所述第四电阻和所述第二电容并联连接在所述输出恒压控制芯片的输入电压采样输入引脚和芯片基准地引脚之间并且连接到所述输出恒压控制电路的第二端子。

7.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制芯片的内部开关管漏极引脚连接到所述输出恒压控制电路的第三端子。

8.根据权利要求2所述的功率因素校正电路，其特征在于，所述输出恒压控制芯片包括内部开关管漏极引脚、输出电流设定引脚、第一功率开关管、第二功率开关管、逻辑控制模块、芯片供电模块、以及开关管驱动模块，其中：

所述第一功率开关管的漏极连接到所述内部开关管漏极引脚、栅极连接到所述芯片供电模块的第一输出端、源极连接到所述芯片供电模块的第二输出端，

所述第二功率开关管的漏极连接到所述芯片供电模块的第二输出端、栅极连接到所述开关管驱动模块的输出端、源极连接到所述输出电流设定引脚，并且

所述逻辑控制模块的第一输入端连接到所述输出电流设定引脚、输出端连接到所述开关管驱动模块的输入端。

9.根据权利要求8所述的功率因素校正电路，其特征在于，所述输出恒压控制芯片还包括输出电压设定引脚，其中，所述逻辑控制模块的第二输入端连接到所述输出电压设定引脚。

10.根据权利要求8所述的功率因素校正电路，其特征在于，所述输出恒压控制芯片还包括输入电压采样输入引脚和输入电压检测模块，其中，所述输入电压检测模块的输入端连接到所述输入电压采样输入引脚、输出端连接到所述逻辑控制模块的第三输入端。

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