CN215818090U - 一种多功能安全io接口 - Google Patents

Abstract

本实用新型提供一种多功能安全IO接口，包括：控制模块，控制模块包括EEPROM以及与之相连的CPLD和FPGA；DO电路，DO电路一端与FPGA相连且另一端均与IO总线相连；DI电路，DI电路一端与FPGA相连且另一端与IO总线相连；电流电压采集电路，电流电压采集电路串联在IO总线上；可编程上下拉电阻电路，可编程上下拉电阻电路的两端分别与CPLD和IO总线相连。本实用新型可以用于驱动大功率负载；具备过压、欠压、过流、短路保护，电压、电流测量功能，异常时停止工作，形成安全保护；启动过程中接口电平可控，防止负载误动作，具有安全可靠，使用方便，维修简单，故障率低等优点，能满足各种严苛环境的需求。

Description

一种多功能安全IO接口

技术领域

本实用新型涉及IO接口电路技术领域，尤其涉及一种多功能安全IO接口。

背景技术

随着科学技术的进步和人们对产品质量的要求，大量国外控制器已广泛应用于国内各大工厂的生产线上，目前，国产IO接口产品功能较为单一，不仅对多功能安全IO接口的研究较少，而且对多功能安全IO接口的控制系统的研究也较少，因此，对多功能安全IO接口的控制系统进行研究对成本节约和人机安全方面有着重要意义。

发明内容

本发明旨在提供一种功能丰富且具备较高安全性的IO接口。

本发明为实现上述目的，采用以下技术方案：

一种多功能安全IO接口，包括：

控制模块，控制模块包括EEPROM以及与之相连的CPLD和FPGA，CPLD与FPGA相连；

DO电路，DO电路包括两个DO单元，两个DO单元的一端均与FPGA相连，两个DO单元的另一端均与IO总线相连；

DI电路，DI电路一端与FPGA相连且另一端与IO总线相连；

电流电压采集电路，电流电压采集电路串联在IO总线上，电流电压采集电路的信号输出端与通过ADC芯片与CPLD相连；

可编程上下拉电阻电路，可编程上下拉电阻电路的两端分别与CPLD和IO总线相连。

进一步的，IO总线上连有过流保护电路。

进一步的，IO总线上连有电压钳位电路。

进一步的，两个DO单元上各设有一个DO开关。

进一步的，DO电路、DI电路、可编程上下拉电阻电路中均设有隔离电路，隔离电路包括光耦合器。

进一步的，电流电压采集电路包括ACS723电流传感器芯片。

本发明的有益效果是：本发明具备4A拉电流和4A灌电流能力，可以用于驱动大功率负载；多个接口可以组合使用，一个IO接口为半桥，两个IO接口可以组合成H桥驱动器，应用范围较广；具备过压、欠压、过流、短路保护，电压、电流测量功能，异常时停止工作，形成安全保护；启动过程中接口电平可控，防止负载误动作，具有安全可靠，性能稳定，使用方便，维修简单，故障率低等优点，能满足各种严苛环境的需求。

附图说明

图1为本发明的系统图；

图2为本发明DI模式的示意图；

图3为本发明DO模式的示意图；

图4为DO电路的电路图；

图5为DI电路的电路图；

图6为电流电压采集电路的电路图；

图7为可编程上下拉电阻电路的电路图；

图中：1-控制模块；2-DO电路；3-DI电路；4-电流电压采集电路；5-可编程上下拉电阻电路；6-过流保护电路；7-电压钳位电路；

以下将结合本发明的实施例参照附图进行详细叙述。

具体实施方式

下面结合实施例对本发明作进一步说明：

如图所示，本实施例包括：

控制模块1，控制模块1包括EEPROM以及与之相连的CPLD和FPGA，CPLD与FPGA相连；

DO电路2，DO电路2包括两个DO单元，两个DO单元的一端均与FPGA相连，两个DO单元的另一端均与IO总线相连，两个DO单元上各设有一个DO开关，DO电路2具有三种工作状态：上面打开，下面关闭，此时输出高电平；下面打开，上面关闭，此时输出低电平；上下都关闭，此时完全与IO总线隔开，以避免影响DI电路3接收信号；IO总线上连有过流保护电路6和电压钳位电路7(该电路作为现有技术电路图中未示出)；

DI电路3，DI电路3一端与FPGA相连且另一端与IO总线相连；DO模式下FPGA仍会接收到DI电路3的信号，但可将其忽略，因而无需在DI电路3上设置相应的开关；隔离电路采用高速光耦，用于信号隔离和电平转换，保护内部电路；

电流电压采集电路4，电流电压采集电路4串联在IO总线上，电流电压采集电路4的信号输出端与通过ADC芯片与CPLD相连(该部分不属于本发明的保护范围，因此图中用虚线表示)，电流电压采集电路4包括ACS723电流传感器芯片；

可编程上下拉电阻电路5，可编程上下拉电阻电路5的两端分别与CPLD和IO总线相连，DO电路2、DI电路3、可编程上下拉电阻电路5中均设有隔离电路。

通常情况下，设备开机到正常工作都需要几毫秒到几秒的时间，这段时间里，很多设备的IO状态是“三态”，虽然这段时间很短，但是仍存在较大风险，例如，如果主控启动完成但外设启动未完成，主控监测IO状态是三态，容易误判断后进行误操作，存在较大风险。可编程上下拉电阻电路5的作用就是规避这段时间的风险，例如这段时间内若外设输入有效的低电平，我们就将可编程上下拉电阻电路5上拉；若输入有效的高电平，我们就将可编程上下拉电阻电路5下拉。又因为CPLD完成初始化耗时短，故选用CPLD进行初始状态配置，保证在系统启动过程中，IO引脚由CPLD控制，待FPGA完成初始化后，控制权由CPLD交还FPGA。这样在这段极短的时间内，主控会认为外设未发送有效信息，实际外设也未发送实质性的有效信息，这样可有效降低主控的误操作风险。

需要说明的是，可编程上下拉电阻电路5的阻值需要根据实际需要进行计算，需保证上拉和下拉为弱上拉和弱下拉，以避免影响FPGA的低电平输出，以24V的安全IO和24V的IO外设为例，该情况下一般认为大于18V为高电平，低于8V时为低电平，弱上拉模式可以将电平拉至22V为高电平，外设输入低电平时，则IO立即从22V变为0V。

DO模式下，本发明支持电平信号输出、PWM信号输出、PWM输出脉宽调节、使能控制、半桥驱动、4A拉电流和4A灌电流能力、电压、电流监测等功能。FPGA通过高速光耦控制DO电路2，DO电路2可以输出24V电平或PWM波形信号。信号经过开关后，进入电压、电流采集电路，电压、电流采集电路对该信号进行采集检测确认是否正常，待确认信号正常后直接输出，反之急停，立即切断输出信号，进入保护状态。此外，单个本发明可以构成半桥电路，支持4A拉电流和4A灌电流能力，而两个本发明可以构成H桥电路，用于驱动电机等，应用范围十分广泛。

上面结合具体实施例对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种改进，或未经改进直接应用于其它场合的，均在本发明的保护范围之内。

Claims (6)

1.一种多功能安全IO接口，其特征在于，包括：

控制模块(1)，控制模块(1)包括EEPROM以及与之相连的CPLD和FPGA，CPLD与FPGA相连；

DO电路(2)，DO电路(2)包括两个DO单元，两个DO单元的一端均与FPGA相连，两个DO单元的另一端均与IO总线相连；

DI电路(3)，DI电路(3)一端与FPGA相连且另一端与IO总线相连；

电流电压采集电路(4)，电流电压采集电路(4)串联在IO总线上，电流电压采集电路(4)的信号输出端与通过ADC芯片与CPLD相连；

可编程上下拉电阻电路(5)，可编程上下拉电阻电路(5)的两端分别与CPLD和IO总线相连。

2.根据权利要求1所述的多功能安全IO接口，其特征在于，IO总线上连有过流保护电路(6)。

3.根据权利要求1所述的多功能安全IO接口，其特征在于，IO总线上连有电压钳位电路(7)。

4.根据权利要求1所述的多功能安全IO接口，其特征在于，两个DO单元上各设有一个DO开关。

5.根据权利要求1所述的多功能安全IO接口，其特征在于，DO电路(2)、DI电路(3)、可编程上下拉电阻电路(5)中均设有隔离电路，隔离电路包括光耦合器。

6.根据权利要求1所述的多功能安全IO接口，其特征在于，电流电压采集电路(4)包括ACS723电流传感器芯片。

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