CN215771010U - 一种磁保持继电器的逻辑控制电路 - Google Patents
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Abstract
本实用新型涉及一种磁保持继电器的逻辑控制电路，包括三路与门和四路或非门；第一路与门的输入端分别输入电源信号和控制信号，第一路与门的输出端输出第一路与门的结果；第一路与门的结果依次送至第二路与门的输入端、第一路或非门的输入端以及第二路或非门的输入端；第二路或非门的输出端与第三路或非门的输入端及第三路与门的输入端均连接；第一路或非门的输出端及第三路或非门的输出端连接到第四路或非门的输入端；第四路或非门的输出端与第二路与门的输入端及第三路与门的输入端连接；第二路与门的输出端及第三路与门的输出端与磁保持继电器驱动电路连接。使磁保持继电器驱动电路输出两个信号控制磁保持继电器的通断，降低电路功耗，提高可靠性。
Description
技术领域
本实用新型涉及继电器控制技术领域，尤其是指一种磁保持继电器的逻辑控制电路。
背景技术
磁保持继电器相较于常规的继电器而言，具有更高的可靠性和稳定性，且功耗更低。
在现有技术中，用磁保持继电器用来替换常规的继电器时会遇到较多问题。常规继电器在关断时只需要将加在初级线圈上的电压断开，故常规的只需要一个信号就能够控制次级线圈的通断。
而磁保持继电器需要使用两个信号才能来控制次级线圈的通断。因此，在电路中若将磁保持继电器用来替换常规的继电器时会遇到较大问题。
实用新型内容
本实用新型要解决的技术问题是提供一种磁保持继电器的逻辑控制电路，其能够使磁保持继电器驱动电路输出两个信号控制磁保持继电器的通断，替换常规继电器，提升电路的可靠性。
为解决上述技术问题，本实用新型提供了一种磁保持继电器的逻辑控制电路，包括第一路至第三路与门和第一路至第四路或非门；所述第一路与门的输入端分别为输入电源信号和控制信号，所述第一路与门的输出端输出第一路与门的第一结果；所述第一路与门的结果依次输送至第二路与门的输入端、第一路或非门的输入端以及第二路或非门的输入端；所述第二路或非门的输出端与第三路或非门的输入端及第三路与门的输入端均连接；所述第一路或非门的输出端及所述第三路或非门的输出端连接到第四路或非门的输入端连接；所述第四路或非门的输出端与第二路与门的输入端及第三路与门的输入端连接；所述第二路与门的输出端及第三路与门的输出端均与磁保持继电器的驱动电路连接，以使得所述磁保持继电器的驱动电路能够输出两个信号控制磁保持继电器的通断。
作为优选的，所述所述磁保持继电器的驱动电路设置在所述第二路与门的输出端及第三路与门的输出端与磁保持继电器之间。
作为优选的，所述第一路至第三路与门均包括输入端A和输入端B；所述第一路至第四路或非门也均包括输入端A和输入端B。
作为优选的，所述所述第一路或非门的输入端A和输入端B之间连接有电阻R1，所述电阻R1接地设置，所述电阻R1与地端的连接结点之间增设有电容C1。
作为优选的，所述第三路或非门的输入端A和输入端B之间连接电阻R2，所述电阻R2接地设置，所述电阻R2与地端的连接结点之间增设有电容C2。
作为优选的，还包括与门芯片及或非门芯片；所述第一路至第三路与门集成在所述与门芯片上，所述第一路至第四路或非门集成在所述或非门芯片上；所述与门芯片选用的型号为MC14081BDG，所述或非门芯片选用的型号为74hc02。
作为优选的，所述与门芯片的第四引脚与所述或非门芯片的第二引脚连接，与门芯片的第八引脚与所述或非门芯片的第三引脚连接，与门芯片的第九引脚与所述或非门芯片的第十引脚连接，与门芯片的第十二引脚与所述或非门芯片的第十三引脚连接，与门芯片的第十三引脚与所述或非门芯片的第十引脚连接。
作为优选的，所述与门芯片的第六引脚接收所述控制信号。
作为优选的，所述与门芯片的第十引脚和第十一引脚均与所述磁保持继电器连接以控制所述磁保持继电器的通断。
作为优选的，所述与门芯片的第五引脚上连接有二极管以限制所述与门芯片的第五引脚的电压，保护所述与门芯片。
本实用新型的上述技术方案相比现有技术具有以下优点：
1、本实用新型设置第一路至第三路与门以及第一路至第四路或非门；第一路至第三路与门与所述第一路至第四路或非门进行连接形成逻辑门电路，上述逻辑门电路能够与磁保持继电器的驱动电路连接，结构简单，构思精巧。
2、本实用新型的第二路与门的输出端及第三路与门的输出端均与磁保持继电器的驱动电路连接，所述第二路与门的输出端与第三路与门的输出端能够分别输出一个信号，上述两个信号能够送至磁保持继电器的驱动电路，使得所述磁保持继电器的驱动电路能够输出两个信号控制磁保持继电器的通断，实现替换常规继电器，提升电路的可靠性。
附图说明
为了使本实用新型的内容更容易被清楚的理解，下面根据本实用新型的具体实施例并结合附图，对本实用新型作进一步详细的说明，其中：
图1为本实用新型逻辑门电路示意图；
图2为本实用新型的与门芯片电路结构示意图；
图3为本实用新型的或非门芯片电路结构示意图。
说明书附图标记说明：第一路与门U1a，第二路与门U2a，第三路与门U3a，第一路或非门U2a，第二路或非门U2b，第三路或非门U2c，第四路或非门U2d，电阻R1，电容C1，电阻R2，电容C2，与门芯片U8，或非门芯片U7，电阻R25，电容C15，电阻R26，电容C16，电阻R18，电阻R4，电容C9。
具体实施方式
下面结合附图和具体实施例对本实用新型作进一步说明，以使本领域的技术人员可以更好地理解本实用新型并能予以实施，但所举实施例不作为对本实用新型的限定。
本实用新型公开了一种磁保持继电器的逻辑控制电路，包括主控制器、电源、第一路至第三路与门和第一路至第四路或非门。
如图1所示，上述第一路至第三路与门均包括输入端A、输入端B和输出端，上述第一路至第四路或非门也均包括输入端A、输入端B和输出端。
其中，上述主控制器和电源分别与上述第一路与门U1a的输入端A和输入端B连接，实现控制信号和电源信号分别被送到第一路与门U1a。上述第一路与门U1a的输出端能够输出第一结果。
上述第一路与门U1a的输出端与第二路与门U2a的输入端A连接。上述第一路与门U1a的输出端也与第一路或非门U2a的输入端A和输入端B连接。上述第一路与门U1a的输出端与上述第二路或非门U2b的输入端A和输入端B连接。
上述第二路或非门U2b的输出端与第三路或非门U2c的输入端A和输入端B连接，上述第二路或非门U2b的输出端与上述第三路或非门U2c的输入端B连接。
上述第一路或非门U2a的输出端与第四路或非门U2d的输入端A连接。上述第三路或非门U2c的输出端与第四路或非门U2d的输入端B连接。
上述第四路或非门U2d的输出端与上述第二路与门U2a的输入端B连接，上述第四路或非门U2d的输出端与上述第三路与门U3a的输入端A连接。
具体的，上述第一路与门U1a输出第一结果，首先，将第一结果依次输送到第二路与门U2a的输入端A、第一路或非门U2a的输入端A和输入端B以及第二路或非门U2b的输入端A和输入端B。然后，将上述第二路或非门U2b的结果送到上述第三路或非门U2c的输入端A和输入端B以及第三路与门U3a的输入端B。最后，将上述第四路或非门U2d的结果送到第二路与门U2a的输入端B以及第三路与门U3a的输入端A；第二路与门U2a和第三路与门U3a中输出的两路信号送到磁保持继电器的驱动电路，以使得磁保持继电器的驱动电路能够输出两个信号控制磁保持继电器的通断。
优选的，上述驱动电路设置在第二路与门U2a的输出端及第三路与门U3a的输出端与磁保持继电器之间，通过第二路与门U2a和第三路与门U3a得到的信号来给到驱动电路以此使得驱动电路控制磁保持继电的通断。
进一步的，第一路或非门U2a的输入端A和输入端B之间连接有电阻R1，电阻R1接地设置，电阻R1与地端的连接结点之间增设有电容C1。第三路或非门U2c的输入端A和输入端B之间连接电阻R2，所电阻R2接地设置，电阻R2与地端的连接结点之间增设有电容C2。
通过第一路至第三路与门和第一路至第四路或非门的逻辑运算能够得出第二路与门U2a与第三路与门U3a的输出结果均为一个稳定的低电平。
由于本方案中第一路或非门U2a的输入端A和输入端B通过有电阻R1和电容C1之后接地，第一路或非门U2a的输入端A和输入端B通过有电阻R2和电容C2之后接地；当控制信号由低电平转高电平时，第一路或非门U2a的输入端A由于电容C1的存在，此时并未充电，电容C1两端的压降为0V，故能够当作短路看待，所以第一路或非门U2a的输入端A为低电平,但是当电容C1充满结束后，上述第一路或非门U2a的输入端A为稳定的高电平。
当控制信号由低电平转为高电平时，由于设置电容C2，之前控制信号为低电平时第二路或非门U2b输出的高电平会给电容C2充电，能够当作是开路看待。这时第三路或非门U2c的输入端A和输入端B依然为高电平。但是当控制信号稳定在高电平后，第三路或非门U2c的输入端A和输入端B为稳定的低电平。
具体地，当控制信号由低电平转化为高电平时，第二路与门U2a的输出端会出现短暂的高电平，而第三路与门U3a的输出依然为一个低电平，以此来控制磁保持继电器的的初级线圈得到一个正向的压降来使磁保持继电器的次级导通。
当控制信号由高电平转为低电平时，第二路与门U2a的输出依然为低电平，而第三路与门U3a在控制信号由高电平转为低电平时，其输出会有短暂的高电平出现，从而使磁保持继电器的初级线圈得到一个反向的压降从而使得磁保持继电器的次级线圈断开。
参照图1所述，第二路与门U2a的输出端和第三路与门U3a的输出端均与示波器端口连接，利用示波器观测第二路与门U2a和第三路与门U3a的波形输出。
上述电阻R1和R2、电容C1和C2是接在第一路或非门U2a、第二路或非门U2b和第三路或非门U2c的输入端。具体的连接方式如图1所示，采用该种接入方式，分析可得出脉冲的持续时间为电容的充放电时间。根据电容的充放电时间的计算公式τ＝RC，优选电阻为47K,电容为4.7UF，能够计算得出电容的充放电时间τ＝220ms。当τ需要大于磁保持继电器的动作时间，就能够使磁保持继电器可靠动作。
当电路上电后，主控制器的GPIO口的初始状态为低电平，此时的磁保持继电器的状态用万用表测试为断开；当主控制器的GPIO口的状态由低电平转化为高电平后，用万用表测试磁保持继电器的状态为导通。使用示波器观测第二路与门U2a和第三路与门U3a。第二路与门U2a的波形有一个持续200ms左右的脉冲，第三路与门U3a的波形依然为低电平。
当主控制器的GPIO口的状态由高电平转化为低电平后，此时磁保持继电器的状态为断开，用万用表测试也是为断开的状态。使用示波器观测第二路与门U2a和第三路与门U3a，第二路与门U2a的波形为稳定低电平，第三路与门U3a的波形有一个200MS左右的高电平脉冲。
进一步优选的，本实用新型还包括了与门芯片U8和或非门芯片U7。上述第一路至第三路与门集成在与门芯片U8上，上述第一路至第四路或非门集成在上述或非门芯片U7上。上述与门芯片U8的型号选用MC14081BDG，上述或非门芯片U7的型号选用74hc02。
如图2-图3所示，其中，上述与门芯片U8的第四引脚与上述或非门芯片U7的第二引脚连接，与门芯片U8的第八引脚与上述或非门芯片U7的第三引脚连接，与门芯片U8的第九引脚与上述或非门芯片U7的第十引脚连接，与门芯片U8的第十二引脚与上述或非门芯片U7的第十三引脚连接，与门芯片U8的第十三引脚与上述或非门芯片U7的第十引脚连接。
上述与门芯片U8的第六引脚为主控制器的GPIO信号的输入端口，与门芯片U8的第六引脚与主控制器连接以接收主控器发出的控制信号。与门芯片U8的第十引脚和第十一脚为第二路与门U2a和第三路与门U3a的输出脚，与门芯片U8的第十引脚和第十一引脚均与磁保持继电器连接以控制磁保持继电器的通断。
与门芯片U8的第五引脚上连接有二极管以限制与门芯片U8的第五引脚的电压。二极管的作用是将第一路与门U1a的输入端B也就是第五引脚稳定在0V到5V之间，防止输入电压过高从而击穿芯片，保护上述与门芯片U8。电阻R18和电阻R4的作用是将第五引脚的电位设置为4.79V。电容C9和电容C2的作用是吸收与门芯片U8瞬态的能量，使与门芯片U8的受到的冲击能量减少。
电阻R25和电容C15组成一个电容充放电的电路使主控制器的GPIO口的电平改变时有脉冲信号的产生，从而控制磁保持继电器的开通关断。
电阻R26和电容C16组成一个电容充放电的电路使主控制器的GPIO口的电平改变时有脉冲信号的产生，从而控制磁保持继电器的开通关断。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。
Claims (10)
1.一种磁保持继电器的逻辑控制电路，其特征在于，包括：
第一路至第三路与门和第一路至第四路或非门；
所述第一路与门的输入端分别为输入电源信号和控制信号，所述第一路与门的输出端输出第一路与门的第一结果；所述第一路与门的结果依次输送至第二路与门的输入端、第一路或非门的输入端以及第二路或非门的输入端；
所述第二路或非门的输出端与第三路或非门的输入端及第三路与门的输入端均连接；所述第一路或非门的输出端及所述第三路或非门的输出端连接到第四路或非门的输入端连接；所述第四路或非门的输出端与第二路与门的输入端及第三路与门的输入端连接；
所述第二路与门的输出端及第三路与门的输出端均与磁保持继电器的驱动电路连接，以使得所述磁保持继电器的驱动电路能够输出两个信号控制磁保持继电器的通断。
2.根据权利要求1所述的磁保持继电器的逻辑控制电路，其特征在于，所述磁保持继电器的驱动电路设置在所述第二路与门的输出端及第三路与门的输出端与磁保持继电器之间。
3.根据权利要求1所述的磁保持继电器的逻辑控制电路，其特征在于，所述第一路至第三路与门均包括输入端A和输入端B；所述第一路至第四路或非门也均包括输入端A和输入端B。
4.根据权利要求3所述的磁保持继电器的逻辑控制电路，其特征在于，所述第一路或非门的输入端A和输入端B之间连接有电阻R1，所述电阻R1接地设置，所述电阻R1与地端的连接结点之间增设有电容C1。
5.根据权利要求3所述的磁保持继电器的逻辑控制电路，其特征在于，所述第三路或非门的输入端A和输入端B之间连接电阻R2，所述电阻R2接地设置，所述电阻R2与地端的连接结点之间增设有电容C2。
6.根据权利要求1所述的磁保持继电器的逻辑控制电路，其特征在于，还包括与门芯片及或非门芯片；所述第一路至第三路与门集成在所述与门芯片上，所述第一路至第四路或非门集成在所述或非门芯片上；
所述与门芯片选用的型号为MC14081BDG，所述或非门芯片选用的型号为74hc02。
7.根据权利要求6所述的磁保持继电器的逻辑控制电路，其特征在于，所述与门芯片的第四引脚与所述或非门芯片的第二引脚连接，与门芯片的第八引脚与所述或非门芯片的第三引脚连接，与门芯片的第九引脚与所述或非门芯片的第十引脚连接，与门芯片的第十二引脚与所述或非门芯片的第十三引脚连接，与门芯片的第十三引脚与所述或非门芯片的第十引脚连接。
8.根据权利要求6所述的磁保持继电器的逻辑控制电路，其特征在于，所述与门芯片的第六引脚接收所述控制信号。
9.根据权利要求6所述的磁保持继电器的逻辑控制电路，其特征在于，所述与门芯片的第十引脚和第十一引脚均与所述磁保持继电器连接。
10.根据权利要求6所述的磁保持继电器的逻辑控制电路，其特征在于，所述与门芯片的第五引脚上连接有二极管以保护所述与门芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122016501.7U CN215771010U (zh) | 2021-08-25 | 2021-08-25 | 一种磁保持继电器的逻辑控制电路 |
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|---|---|
| CN215771010U true CN215771010U (zh) | 2022-02-08 |
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| Country | Link |
|---|---|
| CN (1) | CN215771010U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117174529A (zh) * | 2023-08-31 | 2023-12-05 | 山东航天电子技术研究所 | 一种磁保持继电器的抗力学环境防护设计方法 |
| CN117174529B (zh) * | 2023-08-31 | 2024-05-31 | 山东航天电子技术研究所 | 一种磁保持继电器的抗力学环境防护设计方法 |
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2021
- 2021-08-25 CN CN202122016501.7U patent/CN215771010U/zh active Active
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| CN117174529A (zh) * | 2023-08-31 | 2023-12-05 | 山东航天电子技术研究所 | 一种磁保持继电器的抗力学环境防护设计方法 |
| CN117174529B (zh) * | 2023-08-31 | 2024-05-31 | 山东航天电子技术研究所 | 一种磁保持继电器的抗力学环境防护设计方法 |
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