CN214846434U - 带隙基准电路、集成电路、无线电器件和电子设备 - Google Patents

Abstract

本申请实施例公开了一种带隙基准电路、集成电路、无线电器件和电子设备，该带隙基准电路包括基准电路，该基准电路包括箝位运算放大器；启动电路，与基准电路电连接，用于启动基准电路，以使基准电路产生基准信号；偏置电路，分别与基准电路和启动电路电连接，用于在基准电路启动的瞬间，限制流经箝位运算放大器的偏置电流。本申请实施例能够防止因箝位运算放大器的偏置电流过大，而影响箝位运算放大器正常的箝位工作，从而能够使箝位运算放大器起到正常的箝位功能，使得基准电路能够正常启动，提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

Description

带隙基准电路、集成电路、无线电器件和电子设备

技术领域

本申请实施例涉及集成电路技术领域，尤其涉及一种带隙基准电路、集成电路、无线电器件和电子设备。

背景技术

带隙基准电路是一种能够提供高精度基准电压和/或基准电流等基准信号的电路，其可广泛应用于数/模转换、模/数转换、存储器以及开关电源等集成电路系统中。带隙基准电路输出参考信号的稳定性以及抗噪声能力是影响各种应用系统精度的关键因素。

随着应用系统精度的提高，对带隙基准电路输出基准信号的稳定性要求也越来越高，因此如何提高带隙基准电路输出基准信号的稳定性，成为当前亟待解决的技术问题。

实用新型内容

针对上述存在问题，本申请实施例提供一种带隙基准电路、集成电路、无线电器件和电子设备，以提高带隙基准电路的运行稳定性，使得带隙基准电路能够输出具有高精度和高稳定性的基准信号。

第一方面，本申请实施例提供了一种带隙基准电路，包括：基准电路、启动电路和偏置电路；所述基准电路包括箝位运算放大器；所述启动电路与所述基准电路电连接，用于启动所述基准电路，以使所述基准电路产生基准信号；所述偏置电路分别与所述基准电路和所述启动电路电连接，用于在所述基准电路启动的瞬间，限制流经所述箝位运算放大器的偏置电流。

本申请通过启动电路启动基准电路，以解决基准电路无法启动的问题；同时，在基准电路启动的瞬间，通过偏置电路限制流经箝位运算放大器的偏置电流，以防止因箝位运算放大器的偏置电流过大，而影响箝位运算放大器正常的箝位工作，从而能够使箝位运算放大器在基准电路启动的全过程，均能够起到正常的箝位功能，使得基准电路能够正常启动，进而提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

可选的，所述箝位运算放大器包括偏置电流输入端和运放输出端；所述启动电路包括启动控制节点；所述启动电路用于根据所述启动控制节点的电位启动所述基准电路；所述偏置电路分别与所述偏置电流输入端、所述运放输出端和所述启动控制节点电连接，用于在所述运放输出端和所述启动控制节点的电位的控制下，限制提供至所述偏置电流输入端的偏置电流。如此，基于运放输出端和启动控制节点的电位，即可实现对提供至偏置电流输入端的偏置电流的闭环控制，在能够对提供至偏置电流输入端的偏置电流进行准确限制，防止启动瞬间偏置电流输入端的电流过大的前提下，无需额外增加相应的控制信号，减少提供至带隙基准电路的信号的数量，有利于简化带隙基准电路的结构。

可选的，所述偏置电路包括第一偏置晶体管和第二偏置晶体管；所述第一偏置晶体管的控制端与所述运放输出端电连接，所述第二偏置晶体管的控制端与所述启动控制节点电连接，且所述第一偏置晶体管与所述第二偏置晶体管串联连接构成偏置电流支路；其中，在所述基准电路启动的瞬间，所述偏置电流支路用于在所述启动控制节点或所述运放输出端的电位的控制下，限制提供至所述偏置电流输入端的偏置电流。如此，通过简单的电路结构，即可实现偏置电路对偏置电流输入端输输入的偏置电流进行限制。

可选的，所述第一偏置晶体管与所述第二偏置晶体管串联于第一电源端与第二电源端之间；所述偏置电路还包括偏置分压单元；所述偏置分压单元串联于所述第一偏置晶体管与所述第二偏置晶体管之间，且所述偏置分压单元中与所述第二偏置晶体管电连接的一端还与所述偏置电流输入端电连接。如此，通过第一偏置晶体管、偏置分压单元以及第二偏置晶体管依次串联的方式，即可实现对偏置电流输入端输入的偏置电流进行限制，以使箝位运算放大器能够起到正常的箝位功能，使得基准电路能够正常启动，进而提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

其中，所述第一偏置晶体管为PMOS晶体管；所述第二偏置晶体管为NMOS晶体管。通过将第一偏置晶体管和第二偏置晶体管限制为不同类型的晶体管，以满足偏置电路的功能需求，实现对偏置电流输入端输入的偏置电流的限制。

其中，所述偏置分压单元包括分压电阻、分压二极管和分压晶体管中的至少一种。如此，在能够使偏置分压单元起到分压作用的前提下，可尽量简化电路结构，降低电路成本。

可选的，所述第一偏置晶体管与所述第二偏置晶体管串联于第一电源端与所述偏置电流输入端之间；所述偏置电路还包括第三偏置晶体管；所述第三偏置晶体管的控制端与所述运放输出端电连接，且所述第三偏置晶体管串连于所述第一电源端与所述偏置电流输入端之间。如此，通过将第三偏置晶体管与第一偏置晶体管和第二偏置晶体管构成的偏置电流支路并联连接，使得在同一时刻，仅控制其中并联连接的两个支路中的一个支路向偏置电流输入端提供偏置电流，实现对偏置电流输入端输入的偏置电流进行限制，以使箝位运算放大器能够起到正常的箝位功能，使得基准电路能够正常启动，进而提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

其中，所述第一偏置晶体管、所述第二偏置晶体管以及所述第三偏置晶体管均为PMOS晶体管，以满足偏置电路的功能需求，实现对偏置电流输入端输入的偏置电流的限制。

可选的，所述启动电路包括启动单元、启动控制单元和启动控制节点；所述启动单元与所述启动控制单元电连接于所述启动控制节点，还与所述基准电路的启动信号输入端电连接，用于根据所述启动控制节点的电位，向所述启动信号输入端提供启动信号，以启动所述基准电路；所述启动控制单元与所述基准电路的基准信号输出端电连接，用于根据所述基准信号输出端输出的基准信号，控制所述启动控制节点的电位。

其中，所述启动单元包括第一NMOS晶体管；所述启动控制单元包括第二NMOS晶体管；所述第一NMOS晶体管的栅极与所述第二NMOS晶体管的漏极电连接于所述启动控制节点，所述第一NMOS晶体管的漏极与所述启动信号输入端电连接，所述第一NMOS晶体管的源极接地；所述第二NMOS晶体管的栅极与所述基准信号输出端电连接，所述第二NMOS晶体管的源极接地。

可选的，所述启动电路还包括启动分压单元，串联于供电电源与所述启动控制节点之间。

其中，所述启动分压单元包括分压电阻、分压二极管和分压晶体管中的至少一种。

如此，采用简单的电路结构，即可使启动电路对基准电路进行启动，从而使得基准电路能够正常启动，并输出稳定的基准信号。

可选的，所述基准电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一三极管以及第二三极管；所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极以及所述第三PMOS管的栅极均与所述箝位运算放大器的运放输出端电连接；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极均与第一电源端电连接；所述第一PMOS晶体管的漏极与所述箝位运算放大器的第一输入端电连接；所述第二PMOS晶体管的漏极与所述箝位运算放大器的第二输入端电连接；所述第二PMOS晶体管的漏极与第二电源端电连接，且作为所述基准电路的基准信号输出端；所述第一三极管的发射极与所述第一输入端电连接、集电极和基极均与所述第二电源端电连接；所述第二三极管的发射极与所述第二输入端电连接、集电极和基极均与所述第二电源端电连接。

如此，箝位运算放大器能够对第一PMOS晶体管和第二PMOS晶体管的栅漏电压进行箝位，使得第一PMOS晶体管的栅极和其漏极电位保持一致，以及时第二PMOS晶体管的栅极和其漏极的电位保持一致，从而能够准确控制流经第一PMOS晶体管和第二PMOS晶体管的电流，进而能够准确控制流经第三PMOS晶体管的电流，使得基准电路能够输出准确的基准信号。

可选的，所述基准电路还包括第一电阻，电连接于所述第二输入端与所述第二三极管的发射极之间。

可选的，所述基准电路还包括第二电阻和第三电阻；所述第二电阻电连接于所述第一输入端与所述第二电源端之间；所述第三电阻电连接于所述第二输入端与所述第二电源端之间。

可选的，所述第一三极管为PNP三极管，所述第二三极管为PNP三极管。

可选的，所述第一电源端接收所述带隙基准电路的供电电源，所述第二电源端为接地端。如此，无需额外向第一电源端提供第一电源信号，以及向第二电源端提供第二电源信号，能够减少向带隙基准电路所提供的信号的数量，从而简化电路结构，节省电路成本。

第二方面，本申请实施例还提供了一种集成电路，包括本申请实施例的带隙基准电路。该集成电路可以应用于信号收发设备中，该信号收发设备包括但不限于射频天线。

第三方面，本申请实施例还提供了一种无线电器件，可包括：

承载体；

如本申请实施例中任一所述的集成电路，设置在所述承载体上；

天线，设置在所述承载体上，或者与所述集成电路集成为一体器件形成AiP(Antenna in Package，封装天线)或AoC(Antenna on Chip，片上天线)芯片结构；

其中，所述无线电器件通过所述天线发收无线电信号。

可选的，所述无线电信号为毫米波信号。

第四方面，本申请实施例还提供了一种电子设备，可包括：

设备本体；以及

设置于所述设备本体上的如本申请实施例中任一项所述的无线电器件；

其中，所述无线电器件用于目标检测和/或通信。

本申请实施例提供的带隙基准电路、集成电路、无线电器件和电子设备，通过在带隙基准电路中设置启动电路和偏置电路，采用启动电路启动基准电路，以解决基准电路无法启动的问题；以及，在基准电路启动的瞬间，采用偏置电路限制流经箝位运算放大器的偏置电流，以防止因箝位运算放大器的偏置电流过大，而影响箝位运算放大器正常的箝位工作，从而能够使箝位运算放大器在基准电路启动的全过程，均能够起到正常的箝位功能，使得基准电路能够正常启动，进而提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

附图说明

图1是相关技术的一种带隙基准电路的结构示意图；

图2是相关技术的另一种带隙基准电路的结构示意图；

图3是本申请实施例提供的一种箝位运算放大器的结构示意图；

图4是本申请实施例提供的一种带隙基准电路的结构示意图；

图5是本申请实施例提供的另一种带隙基准电路的结构示意图；

图6是本申请实施例提供的又一种带隙基准电路的结构示意图；

图7是本申请实施例提供的一种集成电路的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。

图1是相关技术的一种带隙基准电路的结构示意图，如图1所示，该带隙基准电路100可以包括基准电路10和启动电路20；启动电路20与基准电路10相互电连接，该启动电路20能够启动基准电路10，以使基准电路10产生基准信号。示例性的，基准电路10可以包括箝位运算放大器AMP、第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3、第一三极管Q1以及第二三极管Q2；箝位运算放大器包括运放输出端OUT、第一输入端IN+和第二输入端IN-。其中，第一PMOS晶体管M1的栅极、第二PMOS晶体管M2的栅极以及第三PMOS管M3的栅极均与运放输出端OUT电连接，运放输出端OUT与启动信号输入端Vn电连接，该启动信号输入端Vn还与启动电路20的启动信号输出端Out10电连接；如此，在供电电源VDD上电时，启动电路20可输出相应的启动信号至启动信号输入端Vn，以使箝位运算放大器AMP能够正常工作，基准电路10正常启动。

同时，第一PMOS晶体管M1的源极、第二PMOS晶体管M2的源极以及第三PMOS晶体管M3的源极均与第一电源端V1电连接；第一PMOS晶体管M1的漏极和第一三级管Q1的发射极均与第一输入端IN+电连接，第一三级管Q1的集电极和基极均与第二电源端V2电连接；第二PMOS管M2的漏极和第二三级管Q2的发射极均与第二输入端IN-电连接，第二三极管Q2的集电极和基极均与第二电源端V2电连接；第三PMOS晶体管M3的源极与第一电源端V1电连接，第三PMOS晶体管M3的漏极与第二电源端电连接，且第三PMOS晶体管M3的漏极还作为基准电路10的基准信号输出端VREF；如此，箝位运算放大器AMP能够对第一PMOS晶体管M1和第二PMOS晶体管M2的栅漏电压进行箝位，使得第一PMOS晶体管M1的栅极和其漏极电位保持一致，以及时第二PMOS晶体管M2的栅极和其漏极的电位保持一致，从而能够准确控制流经第一PMOS晶体管M1和第二PMOS晶体管M3的电流，进而能够准确控制流经第三PMOS晶体管M3的电流，使得基准电路10能够输出准确的基准信号。

其中，第一电源端V1接收的第一电源信号与第二电源端V2接收的第二电源信号为不同的电源信号，示例性的，第一电源端V1接收的电源信号可以为供电电源VDD，第二电源端V2可以为接地端，即第二电源端V2接收的信号为接地信号VSS；如此，能够减少提供至带隙基准电路100的信号源的数量，减少接收不同信号的端子的数量，有利于简化电路结构，降低电路成本。

相应的，由于启动电路20的基准信号输入端In10还与基准信号输出端VREF电连接，使得基准信号输出端VREF输出的基准信号能够控制启动电路20提供至启动信号输入端Vn的启动信号，以控制第一PMOS管M1、第二PMOS管M2以及第三PMOS管M3的导通程度，从而控制基准信号输出端VREF输出的基准信号；如此，通过在带隙基准电路100中设置启动电路20在能够启动基准电路10的基础上，使得基准电路10输出稳定的基准信号。

其中，启动电路可以包括启动控制节点，使得启动电路能够根据其启动控制节点的电位，向基准电路提供相应的启动信号。示例性的，图2是相关技术的另一种带隙基准电路的结构示意图，如图2所示，启动电路20还可以包括启动单元21和启动控制单元22；启动单元21与启动控制单元22电连接于启动控制节点Vs，还与基准电路10的启动信号输入端Vn电连接，其可根据启动控制节点Vs的电位，向基准电路10提供启动信号，以启动基准电路10；启动控制单元22与基准电路10的基准信号输出端VREF电连接，其能够根据基准电路10输出的基准信号，控制启动控制节点Vs的电位。

除此外，启动电路20还可以包括启动分压单元23，该启动分压单元23串联于供电电源VDD与启动控制节点Vs之间，以对供电电源VDD进行分压，控制供电电源VDD对启动控制节点Vs的充电进程。

示例性的，继续参考图2，启动单元21可以包括第一NMOS晶体管M4，启动控制单元22可以包括第二NMOS晶体管M5，启动分压单元23可以包括分压电阻R5；此时，第一NMOS晶体管M4的栅极与第二NMOS晶体管M5的漏极电连接于启动控制节点Vs，第一NMOS晶体管M4的漏极与启动信号输入端Vn电连接，第一NMOS晶体管M4的源极接地；第二NMOS晶体管M5的栅极与基准信号输出端VREF电连接，第二NMOS晶体管的源极接地。如此，在供电电源VDD上电后，该供电电源VDD经分压电阻R5进行分压后传输至启动控制节点Vs，使得第一NMOS晶体管M4导通；导通的第一NMOS晶体管M4会拉低启动信号输入端Vn的电位，使得箝位运算放大器AMP能够上电工作，基准信号输出端VREF输出基准信号；而随着基准信号输出端VREF输出基准信号的增大，第二NMOS晶体管M5导通；第二NMOS晶体管M5会拉低启动控制节点Vs的电位，直至启动控制节点Vs的电位不足以控制第一NMOS晶体管M4导通时，第一NMOS晶体管M4关闭，启动信号输入端Vn的电位不再变化，基准信号输出端VREF稳定输出基准信号。

需要说明的是，基准电路10中的箝位运算放大器AMP可以为典型的五管运放。示例性的，图3是本申请实施例提供的一种箝位运算放大器的结构示意图，如图3所示，箝位运算放大器AMP可以包括晶体管AM1、AM2、AM3、AM4和AM0；其中，晶体管AM1和AM2为差分对管，晶体管AM1和AM2的栅极分别为箝位运算放大器AMP的第一输入端IN+和第二输入端IN-；晶体管AM3和AM4构成镜像电流源电路，分别作为晶体管AM1和AM2的负载；晶体管AM0为电流控制晶体管，其栅极接收相应的偏置信号，以控制流经差分对管AM1和AM2的总电流。此外，箝位运算放大器AMP还可以包括晶体管AM5和偏置电流输入端Ibias，晶体管AM5接收偏置电流输入端Ibias的偏置电流信号，并能够将该偏置电流信号转换为相应的偏置信号提供至晶体管AM0，以控制流经晶体管AM0的电流，即控制流经差分对管AM1和AM2的总电流。

可以理解的是，结合参考图2和图3，通过设置启动电路20可以解决带隙基准电路100中基准电路10的启动问题。在启动电路20向启动信号输入端Vn提供启动信号的初始阶段，第一PMOS晶体管M1和第二PMOS晶体管M2的栅极的电位会被拉的很低，使得流经第一PMOS晶体管M1和第二PMOS晶体管M2的瞬态电流很大，而箝位运算放大器AMP的偏置电流输入端Ibias输入的偏置电流来自于对第一PMOS晶体管M1和第二PMOS晶体管M2的电流的复制；因此，当流经第一PMOS晶体管M1和第二PMOS晶体管M2的瞬态电流很大时，箝位运算放大器AMP的偏置电流输入端Ibias的偏置电流会很大，即流经差分对管AM1和AM2的电流会很大，该电流会超过差分对管AM1和AM2的工作电流，使得差分对管AM1和AM2进入其工作曲线的深线性区；相应的，镜像电流源电路的晶体管AM3和AM4同样会由于电流过大，而进入其工作曲线的线性区，从而使箝位运算放大器AMP中各晶体管处于异常的工作状态，箝位运算放大器AMP无法发挥正常的嵌位作用，进而影响基准电路10的工作状态，导致基准电路10启动失败，使得带隙基准电路100无法正常工作。

为解决上述技术问题，本申请提供的带隙基准电路，可在上述带隙基准电路的基础上增加偏置电路，该偏置电路分别与基准电路和启动电路电连接，以在基准电路启动的瞬间限制流经箝位运算放大器的偏置电流，防止因箝位运算放大器的偏置电流过大，而影响箝位运算放大器正常的箝位工作，从而能够使箝位运算放大器在基准电路启动的全过程，均能够起到正常的箝位功能，使得基准电路能够正常启动，进而提高带隙基准电路的运行稳定性，使得该带隙基准电路能够输出具有高精度和高稳定性的基准信号。

其中，图4是本申请实施例提供的一种带隙基准电路的结构示意图，如图4所示，该带隙基准电路100的偏置电路30分别与偏置电流输入端Ibias、运放输出端OUT和启动控制节点Vs电连接，其在运放输出端OUT和启动控制节点Vs的电位的控制下，限制提供至偏置电流输入端Ibias的偏置电流；如此，基于运放输出端OUT和启动控制节点Vs的电位，即可实现对提供至偏置电流输入端Ibias的偏置电流的闭环控制，在能够对提供至偏置电流输入端Ibias的偏置电流进行准确限制，防止启动瞬间偏置电流输入端Ibias的电流过大的前提下，无需额外增加相应的控制信号，减少提供至带隙基准电路100的信号的数量，从而减少带隙基准电路100接收不同信号的端子的数量，有利于简化带隙基准电路100的结构。

在上述实施例的基础上，可选的，图5是本申请实施例提供的另一种带隙基准电路的结构示意图，如图5所示，偏置电路30可以包括第一偏置晶体管M6和第二偏置晶体管M7；第一偏置晶体管M6的控制端与运放输出端OUT电连接，第二偏置晶体管M7的控制端与启动控制节点Vs电连接，且第一偏置晶体管M6与第二偏置晶体管M7串联连接构成偏置电流支路；其中，在基准电路10启动的瞬间，偏置电流支路能够在启动控制节点Vs或运放输出端OUT的电位的控制下处于断路状态，以限制提供至偏置电流输入端Ibias的偏置电流。

示例性的，继续参考图5，第一偏置晶体管M6与第二偏置晶体管M7可以串联于第一电源端V1与第二电源端V2之间；此时，偏置电路30还可以包括偏置分压单元31；该偏置分压单元31串联于第一偏置晶体管M6与第二偏置晶体管M7之间，且偏置分压单元31中与第二偏置晶体管M7电连接的一端还与偏置电流输入端Ibias电连接。其中，第一偏置晶体管M6可以为PMOS晶体管，第二偏置晶体管M7可以为NMOS晶体管，偏置分压单元31可以包括分压电阻R6。

如此，在启动基准电路10时，启动控制节点Vs的电位控制启动单元21拉低基准电路10的启动信号输入端Vn的电位，使得第一偏置晶体管M6导通，流经第一偏置晶体管M6的电流经分压电阻R6进行分压后传输至偏置电流输入端Ibias；同时，在启动基准电路10时，启动控制节点Vs的电位控制第二偏置晶体管M7导通，导通的第二偏置晶体管M7会拉低偏置电流输入端Ibias的电位，从而防止提供至偏置电流输入端Ibias的偏置电流过大，而影响箝位运算放大器AMP正常的箝位功能。

需要说明的是，本申请中分压电阻R5和分压电阻R6均可以采用其它分压器件进行替代，例如可以采用分压二极管和/或分压晶体管等进行替代，其技术原理与上述所涉及的技术原理类似，在此不再赘述。

除上述设置方式外，可选的，图6是本申请实施例提供的又一种带隙基准电路的结构示意图，如图6所示，第一偏置晶体管M6与第二偏置晶体管M7串联于第一电源端V1与偏置电流输入端Ibias之间；此时，偏置电路30还可以包括第三偏置晶体管M8；第三偏置晶体管M8的控制端与运放输出端OUT电连接，且第三偏置晶体管M8串连于第一电源端V1与偏置电流输入端Ibias之间。其中，第一偏置晶体管M6、第二偏置晶体管M7以及第三偏置晶体管M8均为PMOS晶体管。

如此，在启动基准电路10时，启动控制节点Vs的电位控制启动单元21拉低基准电路10的启动信号输入端Vn的电位，使得第一偏置晶体管M6和第三偏置晶体管M8导通，而第二偏置晶体管M7在启动控制节点Vs的电位的控制下处于断开状态，即第一偏置晶体管M6与第二偏置晶体管M7构成的偏置电流支路处于断路状态，使得提供至偏置电流输入端Ibias的电流仅为流经第三偏置晶体管M8的电流；此时，同样能够防止防止提供至偏置电流输入端Ibias的偏置电流过大，而影响箝位运算放大器AMP的箝位功能。

需要说明的是，本申请上述均以箝位运算放大器为典型的五管运放为例，对本申请实施例进行了示例性的说明；而在本申请实施例中，箝位运算放大器还可以为其它类型的差分输入、单端输出的运算放大器，例如共源共栅运算放大器、折叠式共源共栅运算放大器等，本申请实施例对基准电路中箝位运算放大器的结构和类型不做具体限定。

在上述实施例的基础上，可选的，继续参考图6，基准电路10还可以包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；其中，第一电阻R1电连接于箝位运算放大器AMP的第二输入端IN-与第二三极管Q2的发射极之间；第二电阻R2电连接于箝位运算放大器AMP的第一输入端IN+与第二电源端V2之间；第三电阻R3电连接于箝位运算放大器AMP的第二输入端IN-与第二电源端V2之间；第四电阻R4电连接于第三PMOS的漏极与第二电源端V2之间。第一电阻R1和第四电阻R4能够对其所在的支路进行分压，第二电阻R2和第三电阻R3能够为与其关联的支路进行限流，以防止各支路的电压和/或电流过大而影响对应的晶体管的工作特性。

可以理解的是，本申请中所提及的第一电源端V1所接收的第一电源信号均可以为供电电源，第二电源端V2可以为接地端，即第二电源端V2所接收的第二电源信号可以为接地信号VSS；如此，能够减少向带隙基准电路100所提供的信号的数量，减少带隙基准电路中接收不同信号的端子的数量，从而简化电路结构，节省电路成本。

相应的，当第二电源端V2接收的第二电源信号为接地信号时，第一三极管Q1和第二三极管Q2均可以为PNP型三极管，使得第一三级管Q1和第二三极管Q2均能够在接地信号VSS的控制下导通。

在上述实施例的基础上，图7是本申请实施例提供的一种集成电路的结构示意图，如图7所示，集成电路200至少包括带隙基准电路100；该集成电路200可以应用于信号收发设备中，该信号收发设备例如包括但不限于射频天线。

本申请实施例还提供了一种无线电器件，可包括承载体和如本申请实施例中任一项所述的集成电路，该集成电路可设置在所述承载体上；同时，该无线器件还可包括设置在所述承载体上的天线，或者与所述集成电路集成为一体器件形成AiP(Antenna inPackage，封装天线)或AoC(Antenna on Chip，片上天线)芯片结构的天线，即此时集成电路中可集成有天线，如可AiP结构或AoC结构的SoC芯片等；其中，所述无线电器件可通过所述天线发收无线电信号，例如通过该天线发收毫米波信号等，而承载体则可以为印刷电路板PCB。

本申请实施例还提供了一种电子设备，可包括设备本体，以及设置于所述设备本体上的如本申请实施例中任一项所述的无线电器件；其中，所述无线电器件用于目标检测和/或通信。

具体地，在上述实施例的基础上，在本申请的一个实施例中，无线电器件可以设置在设备本体的外部，在本申请的另一个实施例中，无线电器件还可以设置在设备本体的内部，在本申请的其他实施例中，无线电器件还可以一部分设置在设备本体的内部，一部分设置在设备本体的外部。本申请对此不作限定，具体视情况而定。

需要说明的是，本申请实施例中的无线电器件可通过发射及接收信号实现诸如目标检测及通信等功能。

在一个可选的实施例中，上述设备本体可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品；例如，该设备本体可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械手(或机器人)等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备。

注意，上述仅为本申请的较佳实施例及所运用技术原理。本领域技术人员会理解，本申请不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本申请构思的情况下，还可以包括更多其他等效实施例，而本申请的范围由所附的权利要求范围决定。

Claims (20)

1.一种带隙基准电路，其特征在于，包括：

基准电路，包括箝位运算放大器；

启动电路，与所述基准电路电连接，用于启动所述基准电路，以使所述基准电路产生基准信号；以及

偏置电路，分别与所述基准电路和所述启动电路电连接，用于在所述基准电路启动的瞬间，限制流经所述箝位运算放大器的偏置电流。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述箝位运算放大器包括偏置电流输入端和运放输出端；

所述启动电路包括启动控制节点；所述启动电路用于根据所述启动控制节点的电位启动所述基准电路；

所述偏置电路分别与所述偏置电流输入端、所述运放输出端和所述启动控制节点电连接，用于在所述运放输出端和所述启动控制节点的电位的控制下，限制提供至所述偏置电流输入端的偏置电流。

3.根据权利要求2所述的带隙基准电路，其特征在于，所述偏置电路包括第一偏置晶体管和第二偏置晶体管；

所述第一偏置晶体管的控制端与所述运放输出端电连接，所述第二偏置晶体管的控制端与所述启动控制节点电连接，且所述第一偏置晶体管与所述第二偏置晶体管串联连接构成偏置电流支路；

其中，在所述基准电路启动的瞬间，所述偏置电流支路用于在所述启动控制节点或所述运放输出端的电位的控制下，限制提供至所述偏置电流输入端的偏置电流。

4.根据权利要求3所述的带隙基准电路，其特征在于，所述第一偏置晶体管与所述第二偏置晶体管串联于第一电源端与第二电源端之间；

所述偏置电路还包括偏置分压单元；所述偏置分压单元串联于所述第一偏置晶体管与所述第二偏置晶体管之间，且所述偏置分压单元中与所述第二偏置晶体管电连接的一端还与所述偏置电流输入端电连接。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述第一偏置晶体管为PMOS晶体管；所述第二偏置晶体管为NMOS晶体管。

6.根据权利要求4所述的带隙基准电路，其特征在于，所述偏置分压单元包括分压电阻、分压二极管和分压晶体管中的至少一种。

7.根据权利要求3所述的带隙基准电路，其特征在于，所述第一偏置晶体管与所述第二偏置晶体管串联于第一电源端与所述偏置电流输入端之间；

所述偏置电路还包括第三偏置晶体管；所述第三偏置晶体管的控制端与所述运放输出端电连接，且所述第三偏置晶体管串连于所述第一电源端与所述偏置电流输入端之间。

8.根据权利要求7所述的带隙基准电路，其特征在于，所述第一偏置晶体管、所述第二偏置晶体管以及所述第三偏置晶体管均为PMOS晶体管。

9.根据权利要求1所述的带隙基准电路，其特征在于，所述启动电路包括启动单元、启动控制单元和启动控制节点；

所述启动单元与所述启动控制单元电连接于所述启动控制节点，还与所述基准电路的启动信号输入端电连接，用于根据所述启动控制节点的电位，向所述启动信号输入端提供启动信号，以启动所述基准电路；

所述启动控制单元与所述基准电路的基准信号输出端电连接，用于根据所述基准信号输出端输出的基准信号，控制所述启动控制节点的电位。

10.根据权利要求9所述的带隙基准电路，其特征在于，所述启动单元包括第一NMOS晶体管；所述启动控制单元包括第二NMOS晶体管；

所述第一NMOS晶体管的栅极与所述第二NMOS晶体管的漏极电连接于所述启动控制节点，所述第一NMOS晶体管的漏极与所述启动信号输入端电连接，所述第一NMOS晶体管的源极接地；

所述第二NMOS晶体管的栅极与所述基准信号输出端电连接，所述第二NMOS晶体管的源极接地。

11.根据权利要求10所述的带隙基准电路，其特征在于，所述启动电路还包括启动分压单元，串联于供电电源与所述启动控制节点之间。

12.根据权利要求11所述的带隙基准电路，其特征在于，所述启动分压单元包括分压电阻、分压二极管和分压晶体管中的至少一种。

13.根据权利要求1所述的带隙基准电路，其特征在于，所述基准电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一三极管以及第二三极管；

所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极以及所述第三PMOS管的栅极均与所述箝位运算放大器的运放输出端电连接；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极均与第一电源端电连接；所述第一PMOS晶体管的漏极与所述箝位运算放大器的第一输入端电连接；所述第二PMOS晶体管的漏极与所述箝位运算放大器的第二输入端电连接；所述第二PMOS晶体管的漏极与第二电源端电连接，且作为所述基准电路的基准信号输出端；

所述第一三极管的发射极与所述第一输入端电连接、集电极和基极均与所述第二电源端电连接；所述第二三极管的发射极与所述第二输入端电连接、集电极和基极均与所述第二电源端电连接。

14.根据权利要求13所述的带隙基准电路，其特征在于，所述基准电路还包括：

第一电阻，电连接于所述第二输入端与所述第二三极管的发射极之间。

15.根据权利要求13所述的带隙基准电路，其特征在于，所述基准电路还包括：

第二电阻，电连接于所述第一输入端与所述第二电源端之间；

第三电阻，电连接于所述第二输入端与所述第二电源端之间。

16.根据权利要求13所述的带隙基准电路，其特征在于，所述第一三极管为PNP三极管，所述第二三极管为PNP三极管；和/或

所述第一电源端接收所述带隙基准电路的供电电源，所述第二电源端为接地端。

17.一种集成电路，其特征在于，包括：权利要求1-16任一项所述的带隙基准电路。

18.一种无线电器件，其特征在于，包括：

承载体；

如权利要求17所述的集成电路，设置在所述承载体上；

天线，设置在所述承载体上，或者与所述集成电路集成为一体器件形成AiP或AoC芯片结构；

其中，所述无线电器件通过所述天线发收无线电信号。

19.根据权利要求18所述的无线电器件，其特征在于，所述无线电信号为毫米波信号。

20.一种电子设备，其特征在于，包括：

设备本体；以及

设置于所述设备本体上的如权利要求18或19所述的无线电器件；

其中，所述无线电器件用于目标检测和/或通信。

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