CN214227918U - 交流/直流快充系统及用于其的快充协议芯片 - Google Patents

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Abstract

公开了一种交流/直流快充系统及用于其的快充协议芯片。用于交流/直流快充系统的快充协议芯片包括恒压放大器和恒压补偿电路，其中：恒压放大器的第一端子与快充协议芯片中的第一数模转换器的输出端连接，第二端子与恒压补偿电路的第一端子连接，第三端子与恒压补偿电路的第二端子和快充协议芯片的光耦驱动脚连接，第四端子接地；恒压补偿电路的第一端子与恒压放大器的第二端子连接，第二端子与恒压放大器的第三端子和快充协议芯片的光耦驱动脚连接，第三端子与快充协议芯片的电压输入脚连接，第四端子接地。

Description

交流/直流快充系统及用于其的快充协议芯片
技术领域
本实用新型涉及电路领域，更具体地涉及一种交流/直流快充系统及用于其的快充协议芯片。
背景技术
在交流/直流(AC/DC)快充系统中，由于输出电压的档位多、步进小，为了能输出精确的恒压/恒流(CV/CC)，通常在变压器的副边侧进行恒压/恒流(CV/CC)环路补偿。相对于传统的TL431补偿方式，目前更多的做法是将TL431误差放大器集成在快充协议芯片上，并将TL431补偿电路设置在快充协议芯片外部，以节省快充协议芯片的面积。
图1示出了传统的AC/DC快充系统100的系统架构的示意图。如图1 所示，AC/DC快充系统100包括设置在变压器T1的原边侧的脉宽调制 (PWM)控制芯片102、设置在变压器T1的副边侧的同步整流(SR)芯片104、以及设置在变压器T1的副边侧的快充协议芯片106，其中： PWM控制芯片102用于控制功率管P1的开启和关断；SR芯片104用于代替肖特基二极管实现同步整流功能，可以大大提高AC/DC快充系统100 的充电效率；快充协议芯片106集成了快充协议和恒压/恒流环路的误差放大器部分，而恒压/恒流环路的补偿电路设置在快充协议芯片106外部。
当图1所示的AC/DC快充系统100工作时，快充协议芯片106通过通讯脚CC1/CC2/DP/DN与被充电设备进行通讯，并且通讯脚 CC1/CC2/DP/DN被提供以不同的电压/电流/功率。具体地，快充协议芯片 106通过通讯脚CC1/CC2或者DP/DN与被充电设备通讯，告知被充电设备AC/DC快充系统100支持的电压、电流、以及功率等信息，同时可以响应被充电设备要求的电压和电流等控制要求。
图2示出了用在图1所示的AC/DC快充系统100中的反激式控制架构的示意图。如图2所示，变压器T1的原边电感Np和副边电感Nsec为异名端；在功率管P1开启期间，原边电感Np储存能量；在功率管P1关断期间，原边电感Np将储存的能量传递到副边电感Nsec，副边电感Nsec退磁并将能量提供给负载Ro。
图3示出了用在图1所示的AC/DC快充系统100中的快充协议芯片 106的内部架构的示意图。如图3所示，快充协议芯片106包括恒压放大器和恒流放大器，它们的工作原理如下：在恒压工作模式下，恒流放大器处于开环状态，恒压放大器将AC/DC快充系统100的输出电压Vo经由片外分压电阻Rup和Rdn分压得到的分压值vo_div(由电压采样脚VFB输入快充协议芯片106)与内部恒压基准电压vref_cv进行比较，将两者的误差通过误差放大器CV_EA的放大后送到漏极开路结构的N型金属-氧化物 -半导体(NMOS)晶体管NM_CV转换成光耦电流，将信号传递给变压器 T1的原边侧的PWM控制芯片102的反馈脚FB从而将AC/DC快充系统100的输出电压Vo调节到设定值；在恒流工作模式下，恒压放大器处于开环状态，恒流放大器将AC/DC快充系统100的输出电流的采样放大值 vcs_amp与内部恒流基准电压vref_cc进行比较，将两者的误差通过误差放大器CC_EA的放大后送到漏极开路结构的NMOS晶体管NM_CC转换成光耦电流，将信号传递给变压器T1的原边侧的PWM控制芯片102的反馈脚FB从而将AC/DC快充系统100的输出电流调节到设定值。
在图1所示的AC/DC快充系统100中，恒流放大器和恒压放大器的补偿电路均设置在快充协议芯片106外部，即恒压放大器的补偿电路跨接在快充协议芯片106的光耦驱动脚OPTO和电压采样脚VFB之间，恒流放大器的补偿电路跨接在快充协议芯片106的光耦驱动脚OPTO和电流采样放大脚IFB之间。
跨接在快充协议芯片106的光耦驱动脚OPTO和电压采样脚VFB之间的R1、C1(即，恒压放大器的补偿电路)为恒压环路提供了一个主极点ωpd1和一个前馈零点ωz1，即：
Figure DEST_PATH_GDA0003095607490000021
Figure DEST_PATH_GDA0003095607490000022
跨接在快充协议芯片106的光耦驱动脚OPTO和电流采样放大脚IFB 之间的R2、C2(即，恒流放大器的补偿电路)为恒流环路提供了一个主极点ωpd2和一个前馈零点ωz2，即：
Figure DEST_PATH_GDA0003095607490000031
Figure DEST_PATH_GDA0003095607490000032
在上述等式(1)～(4)中，Acv、Acc分别为恒压放大器和恒流放大器的直流增益，Rup和Rdn为用于对AC/DC快充系统100的输出电压Vo 进行分压的片外分压电阻的阻值，Rint cc为恒流放大器中的误差放大器 CC_EA的输入阻抗，R1和R2为设置在快充协议芯片106外部的补偿电阻的阻值，C1和C2为设置在快充协议芯片106外部的补偿电容的容量。
从结合图1至图3的描述可以看出，传统的AC/DC快充系统100存在外围元件多、系统成本高的问题。
实用新型内容
鉴于以上所述的一个或多个问题，本实用新型提供了一种用于交流/直流快充系统的快充协议芯片和交流/直流快充系统。
根据本实用新型的实施例的用于交流/直流快充系统的快充协议芯片，包括恒压放大器和恒压补偿电路，其中：恒压放大器的第一端子与快充协议芯片中的第一数模转换器的输出端连接，第二端子与恒压补偿电路的第一端子连接，第三端子与恒压补偿电路的第二端子和快充协议芯片的光耦驱动脚连接，第四端子接地；恒压补偿电路的第一端子与恒压放大器的第二端子连接，第二端子与恒压放大器的第三端子和快充协议芯片的光耦驱动脚连接，第三端子与快充协议芯片的电压输入脚连接，第四端子接地。
根据本实用新型的另一实施例的用于交流/直流快充系统的快充协议芯片，包括恒流放大器和恒流补偿电路，其中：恒流放大器的第一端子与快充协议芯片中的第二数模转换器的输出端连接，第二端子与快充协议芯片中的电压放大器的输出端和恒流补偿电路的第一端子连接，第三端子与恒流补偿电路的第二端子和快充协议芯片的光耦驱动脚连接，第四端子与快充协议芯片的芯片基准地脚连接并且接地；恒流补偿电路的第一端子与恒流放大器的第二端子连接，第二端子与恒流放大器的第三端子和快充协议芯片的光耦驱动脚连接。
根据本实用新型的又一实施例的交流/直流快充系统，包括上述快充协议芯片。
根据本实用新型的实施例的快充协议芯片集成了恒压环路和恒流环路中的至少一者。因此，包括根据本实用新型的实施例的快充协议芯片的交流/直流快充系统可以输出精确的恒压/恒流，并且印刷电路板布局简单、系统成本低。
附图说明
从下面结合附图对本实用新型的具体实施方式的描述中可以更好地理解本实用新型，其中：
图1示出了传统的AC/DC快充系统的系统架构的示意图；
图2示出了用在图1所示的AC/DC快充系统中的反激式控制架构的示意图；
图3示出了用在图1所示的AC/DC快充系统中的快充协议芯片的内部架构的示意图；
图4示出了根据本实用新型的实施例的AC/DC快充系统的系统架构的示意图；
图5示出了用在图4所示的AC/DC快充系统中的快充协议芯片的内部框架的示意图。
具体实施方式
下面将详细描述本实用新型的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本实用新型的全面理解。但是，对于本领域技术人员来说很明显的是，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型的更好的理解。本实用新型决不限于下面所提出的任何具体配置，而是在不脱离本实用新型的精神的前提下覆盖了元素和部件的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本实用新型造成不必要的模糊。另外，需要说明的是，这里使用的用语“A与B连接”可以表示“A与B直接连接”也可以表示“A与B经由一个或多个其他元件间接连接”。
鉴于传统的AC/DC快充系统存在的一个或多个问题，本实用新型提出了一种新颖的AC/DC快充系统及用于其的快充协议芯片。
图4示出了根据本实用新型的实施例的AC/DC快充系统100’的系统架构的示意图。如图4所示，AC/DC快充系统100’包括设置在变压器T1 的原边侧的脉宽调制(PWM)控制芯片102、设置在变压器T1的副边侧的同步整流(SR)芯片104、以及设置在变压器T1的副边侧的快充协议芯片106’，其中：PWM控制芯片102用于控制功率管P1的开启和关断； SR芯片104用于代替肖特基二极管实现同步整流功能，可以大大提高 AC/DC快充系统100’的充电效率；快充协议芯片106’集成了快充协议和恒压/恒流环路，用于根据快充协议向被充电设备提供恒压/恒流。
相比传统的AC/DC快充系统100，图4示出的AC/DC快充系统100’的主要不同在于，恒压/恒流环路的误差放大器部分和补偿电路均设置在快充协议芯片106’内部，所以省去了连接到快充协议芯片106’的电压采样脚 VFB和电流采样放大脚IFB的外围元件。
图5示出了用在图4所示的AC/DC快充系统100’中的快充协议芯片 106’的内部框架的示意图。如图5所示，快充协议芯片106’包括恒压放大器和恒压补偿电路，其中：恒压放大器的第一端子与快充协议芯片106’中的第一数模转换器的输出端连接，第二端子与恒压补偿电路的第一端子连接，第三端子与恒压补偿电路的第二端子和快充协议芯片106’的光耦驱动脚OPTO连接，第四端子接地；恒压补偿电路的第一端子与恒压放大器的第二端子连接，第二端子与恒压放大器的第三端子和快充协议芯片106’的光耦驱动脚OPTO连接，第三端子与快充协议芯片106’的电压输入脚VIN 连接，第四端子接地。
在一些实施例中，如图5所示，快充协议芯片106’还可以包括恒流放大器和恒流补偿电路，其中：恒流放大器的第一端子与快充协议芯片106’中的第二数模转换器的输出端连接，第二端子与快充协议芯片106’中的电压放大器的输出端和恒流补偿电路的第一端子连接，第三端子与恒流补偿电路的第二端子和快充协议芯片106’的光耦驱动脚OPTO连接，第四端子与快充协议芯片106’的芯片基准地脚GND连接并且接地；恒流补偿电路的第一端子与恒流放大器的第二端子连接，第二端子与恒流放大器的第三端子和快充协议芯片106’的光耦驱动脚OPTO连接。
在一些实施例中，如图5所示，恒压放大器包括第一误差放大器 CV_EA和第一漏极开路结构的NMOS晶体管NM_CV，其中：第一误差放大器CV_EA的第一端子作为恒压放大器的第一端子，第二端子作为恒压放大器的第二端子，第三端子与第一漏极开路结构的NMOS晶体管 NM_CV的第一端子连接；第一漏极开路结构的NMOS晶体管NM_CV的第一端子与第一误差放大器CV_EA的第三端子连接，第二端子作为恒压放大器的第三端子，第三端子作为恒压放大器的第四端子。
在一些实施例中，如图5所示，恒压补偿电路包括第一电阻-电容电路 (即，由补偿电阻R1’和补偿电容C1’串联而成的RC电路)和分压电路 (即，由分压电阻Rup’和Rdn’串联而成的分压电路)，其中：第一电阻- 电容电路的第一端子与分压电路的第一端子连接并且作为恒压补偿电路的第一端子，第二端子作为恒压补偿电路的第二端子；分压电路的第一端子与第一电阻-电容电路的第一端子连接并且作为恒压补偿电路的第一端子，第二端子作为恒压补偿电路的第三端子，第三端子作为恒压补偿电路的第四端子。
在一些实施例中，如图5所示，恒流放大器包括第二误差放大器 CC_EA和第二漏极开路结构的NMOS晶体管NM_CC，其中：第二误差放大器CC_EA的第一端子作为恒流放大器的第一端子，第二端子作为恒流放大器的第二端子，第三端子与第二漏极开路结构的NMOS晶体管 NM_CC的第一端子连接；第二漏极开路结构的NMOS晶体管NM_CC的第一端子与第二误差放大器CC_EA的第三端子连接，第二端子作为恒流放大器的第三端子，第三端子作为恒流放大器的第四端子。
在一些实施例中，如图5所示，恒流补偿电路包括第二电阻-电容电路 (即，由补偿电阻R2’和补偿电容C2’串联而成的RC电路)，其中：第二电阻-电容电路的第一端子作为恒流补偿电路的第一端子，第二端子作为恒流补偿电路的第二端子。
结合图1、图2、图4、以及图5可以看出，在传统的AC/DC快充系统100中设置在快充协议芯片106外围的补偿电阻R1和R2、补偿电容C1 和C2、以及分压电阻Rup和Rdn已经转换为图5中的补偿电阻R1’和 R2’、补偿电容C1’和C2’、以及分压电阻Rup’和Rdn’。由于相比传统的 AC/DC快充系统100，图5中仍然采用了运放跨接补偿架构，所以图5所示的补偿电路的主极点和前馈零点与等式(1)～(4)表示的相应主极点和前馈零点类似。
补偿电阻R1’和补偿电容C1’为恒压环路提供了一个主极点ωpd1′和一个前馈零点ωz1′，即：
Figure DEST_PATH_GDA0003095607490000071
Figure DEST_PATH_GDA0003095607490000072
补偿电阻R2’和补偿电容C2’为恒流环路提供了一个主极点ωpd2′和一个前馈零点ωz2′，即：
Figure DEST_PATH_GDA0003095607490000073
Figure DEST_PATH_GDA0003095607490000074
等式(5)～(8)中的主极点和前馈零点与等式(1)～(4)中的相应主极点和前馈零点是相等的，所不同的是等式(5)～(8)中的补偿元件相关参数的量级与等式(1)～(4)中的补偿元件相关参数的量级不同。
在图1所示的AC/DC快充系统100中，补偿电阻R1和R2、分压电阻Rup和Rdn大致在十几到几百kΩ的量级，补偿电容C1和C2大致在几 nF的量级。就现有的双极-互补金属氧化物半导体(BiCMOS)工艺而言，补偿电阻R1和R2、分压电阻Rup和Rdn具备集成在芯片上的可行性，但补偿电容C1和C2由于需要占据的芯片面积过大而不具备集成在芯片上的可行性。
对比等式(1)～(8)可以看出，如果将补偿电阻R1和R2、分压电阻Rup和Rdn的阻值从kΩ量级增大到MΩ量级，并将补偿电容C1和C2相应地从几nF量级降低为几百pF量级，就可以维持补偿电路的主极点和前馈零点位置不变。MΩ量级的电阻和pF量级的电容都可以集成到芯片内部，例如，取补偿电阻R1’和R2’、分压电阻Rup’和Rdn’、以及恒流放大器中的误差放大器CC_EA的输入阻抗Rintcc’为图1中所示的补偿电阻R1 和R2、分压电阻Rup和Rdn、以及恒流放大器中的误差放大器CC_EA的输入阻抗Rint cc的十倍，则补偿电容C1’和C2’变为图1中所示的补偿电容C1和C2的十分之一。在实际设计中，补偿电阻R1’和R2’、补偿电容C1’和C2’、分压电阻Rup’和Rdn’、以及快充协议芯片106’上的电压放大器的输入阻抗Rintcc’可以做成可编程整列，根据不同的系统要求进行调节，以增加灵活性。
结合图5描述的快充协议芯片106’在不改变AC/DC快充系统100中的恒压/恒流环路的AC特性的前提下，不仅可以将快充协议芯片106外围的补偿电阻R1和R2、补偿电容C1和C2、以及分压电阻Rup和Rdn集成在快充协议芯片106’上，降低系统成本，简化印刷电路板布局，必要时还可以省去电压采样脚VFB和电流采样放大脚IFB，降低芯片自身的成本。
即，如图5所示，在快充协议芯片106’具有电压采样脚VFB的情况下，第一误差放大器的第二端子还可以与快充协议芯片106’的电压采样脚 VFB连接；在快充协议芯片106’具有电流采样放大脚IFB的情况下，第二误差放大器的第二端子还可以与快充协议芯片106’的电流采样放大脚IFB 连接。
本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

Claims (10)

1.一种用于交流/直流快充系统的快充协议芯片，其特征在于，包括恒压放大器和恒压补偿电路，其中：
所述恒压放大器的第一端子与所述快充协议芯片中的第一数模转换器的输出端连接，第二端子与所述恒压补偿电路的第一端子连接，第三端子与所述恒压补偿电路的第二端子和所述快充协议芯片的光耦驱动脚连接，第四端子接地；
所述恒压补偿电路的第一端子与所述恒压放大器的第二端子连接，第二端子与所述恒压放大器的第三端子和所述快充协议芯片的光耦驱动脚连接，第三端子与所述快充协议芯片的电压输入脚连接，第四端子接地。
2.根据权利要求1所述的快充协议芯片，其特征在于，还包括恒流放大器和恒流补偿电路，其中：
所述恒流放大器的第一端子与所述快充协议芯片中的第二数模转换器的输出端连接，第二端子与所述快充协议芯片中的电压放大器的输出端和所述恒流补偿电路的第一端子连接，第三端子与所述恒流补偿电路的第二端子和所述快充协议芯片的所述光耦驱动脚连接，第四端子与所述快充协议芯片的芯片基准地脚连接并且接地；
所述恒流补偿电路的第一端子与所述恒流放大器的第二端子连接，第二端子与所述恒流放大器的第三端子和所述快充协议芯片的所述光耦驱动脚连接。
3.根据权利要求1所述的快充协议芯片，其特征在于，所述恒压放大器包括第一误差放大器和第一漏极开路结构的N型金属-氧化物-半导体NMOS晶体管，其中：
所述第一误差放大器的第一端子作为所述恒压放大器的第一端子，第二端子作为所述恒压放大器的第二端子，第三端子与所述第一漏极开路结构的NMOS晶体管的第一端子连接；
所述第一漏极开路结构的NMOS晶体管的第一端子与所述第一误差放大器的第三端子连接，第二端子作为所述恒压放大器的第三端子，第三端子作为所述恒压放大器的第四端子。
4.根据权利要求1所述的快充协议芯片，其特征在于，所述恒压补偿电路包括第一电阻-电容电路和分压电路，其中：
所述第一电阻-电容电路的第一端子与所述分压电路的第一端子连接并且作为所述恒压补偿电路的第一端子，第二端子作为所述恒压补偿电路的第二端子；
所述分压电路的第一端子与所述第一电阻-电容电路的第一端子连接并且作为所述恒压补偿电路的第一端子，第二端子作为所述恒压补偿电路的第三端子，第三端子作为所述恒压补偿电路的第四端子。
5.根据权利要求2所述的快充协议芯片，其特征在于，所述恒流放大器包括第二误差放大器和第二漏极开路结构的NMOS晶体管，其中：
所述第二误差放大器的第一端子作为所述恒流放大器的第一端子，第二端子作为所述恒流放大器的第二端子，第三端子与所述第二漏极开路结构的NMOS晶体管的第一端子连接；
所述第二漏极开路结构的NMOS晶体管的第一端子与所述第二误差放大器的第三端子连接，第二端子作为所述恒流放大器的第三端子，第三端子作为所述恒流放大器的第四端子。
6.根据权利要求2所述的快充协议芯片，其特征在于，所述恒流补偿电路包括第二电阻-电容电路，其中，所述第二电阻-电容电路的第一端子作为所述恒流补偿电路的第一端子，第二端子作为所述恒流补偿电路的第二端子。
7.一种用于交流/直流快充系统的快充协议芯片，其特征在于，包括恒流放大器和恒流补偿电路，其中：
所述恒流放大器的第一端子与所述快充协议芯片中的第二数模转换器的输出端连接，第二端子与所述快充协议芯片中的电压放大器的输出端和所述恒流补偿电路的第一端子连接，第三端子与所述恒流补偿电路的第二端子和所述快充协议芯片的光耦驱动脚连接，第四端子与所述快充协议芯片的芯片基准地脚连接并且接地；
所述恒流补偿电路的第一端子与所述恒流放大器的第二端子连接，第二端子与所述恒流放大器的第三端子和所述快充协议芯片的所述光耦驱动脚连接。
8.根据权利要求7所述的快充协议芯片，其特征在于，所述恒流放大器包括第二误差放大器和第二漏极开路结构的N型金属-氧化物-半导体NMOS晶体管，其中：
所述第二误差放大器的第一端子作为所述恒流放大器的第一端子，第二端子作为所述恒流放大器的第二端子，第三端子与所述第二漏极开路结构的NMOS晶体管的第一端子连接；
所述第二漏极开路结构的NMOS晶体管的第一端子与所述第二误差放大器的第三端子连接，第二端子作为所述恒流放大器的第三端子，第三端子作为所述恒流放大器的第四端子。
9.根据权利要求7所述的快充协议芯片，其特征在于，所述恒流补偿电路包括第二电阻-电容电路，其中，所述第二电阻-电容电路的第一端子作为所述恒流补偿电路的第一端子，第二端子作为所述恒流补偿电路的第二端子。
10.一种交流/直流快充系统，包括权利要求1至9中任一项所述的快充协议芯片。
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