CN213545067U - 一种低功耗水声信号处理板 - Google Patents
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Abstract
一种低功耗水声信号处理板，所述信号处理板包括FPGA控制电路单元、DSP信号处理单元以及MCU控制电路单元，所述FPGA控制电路单元、DSP信号处理单元以及MCU控制电路单元相互之间均连接。与现有技术相比，本实用新型及数据采集、数据处理以及数据存储一体式设计，便于数据在各个电路模块之间传输，系统集成度较高，摒弃了分离式电路的高功耗缺陷，很好的适用水下长时间工作。另外，本实用新型具有结构灵活，通用性强，便于模块化设计等特点，从而能够提高算法效率；同时其开发周期较短，系统易于维护和扩展。
Description
技术领域
本实用新型涉及海洋水声通信技术领域，特别涉及一种低功耗水声信号处理板。
背景技术
我国是个海洋大国,对海洋的开发、资源的保护非常重要。随着人们对海洋资源的不断探索,水声通信技术不断发展,和海洋相关的新兴技术的研究迫在眉睫。海洋的探测和开发过程中,水声通信技术必不可少。受限于水声信道的特性, 水声通信技术会面临噪声干扰、多径效应和多普勒效应等影响，设计一款高性能信号处理板是研究移动节点水声通信提升通信系统需解决的重点问题。
传统的信号处理板多采用多板卡设计，各板卡功能单一，由于采用分立式设计，系统集成后功耗较大，且存储空间、数据处理能力有限，无法满足水下长时间工作，给水声通信带来了一定的局限。
实用新型内容
针对现有技术存在以上缺陷，本实用新型提供一种低功耗水声信号处理板如下：
本实用新型的技术方案是这样实现的：
一种低功耗水声信号处理板，所述信号处理板包括：
FPGA控制电路单元，所述FPGA控制电路单元连接外部数据采集器或是通过 ADC连接外部数据采集器，FPGA控制电路单元将外部ADC的高速数据与复杂的传感器数据缓存并整理；
DSP信号处理单元，所述DSP信号处理单元通过并行的数据总线连接FPGA 控制电路单元的数据输出端，DSP信号处理单元利用其内部算法对输入的数据进行处理；
MCU控制电路单元，所述MCU控制电路单元管理信号处理板的工作状态及与上位机进行人机交互，实现参数和指令的收发,
所述FPGA控制电路单元、DSP信号处理单元以及MCU控制电路单元相互之间均连接。
优选地，所述MCU控制电路单元引出三路串口，分别为UART0串口、UART1 串口以及UART2串口，其中，UART1串口连接至DSP计算单元，用作与DSP计算单元的通信接口，UART0串口通过电平转换器MAX3221转换为RS232接口连接至外部上位机。
优选地，所述DSP信号处理单元包括外接的一个SD卡座，可连接并支持 128GB SD卡。
优选地，所述DSP信号处理单元外部扩展一个IS43DR16640 DDR2芯片，所述DSP信号处理单元通过EMIF接口扩展了一个256MB的NAND Flash，所述DSP 信号处理单元通过EMIF接口扩展了一个16MB的NOR Flash。
优选地，所述DSP信号处理单元内部自带MAC，支持10/100Mb以太网功能，外部接一个KSZ8001L以太网PHY芯片。
优选地，所述MCU控制电路单元的UCB3串行接口与DSP信号处理单元的IIC0接口同时接到一个IIC接口的RTC外部时钟芯片。
优选地，所述FPGA控制电路单元外部扩展有用于连接ADC的IO口。
优选地，所述FPGA控制电路单元预留有一个标准的GPS模块接口，用于外置GPS模块。
与现有技术相比，本实用新型有以下有益效果：
本实用新型的低功耗水声信号处理板海洋数据采集存储板，能够长时间采集和存储瞬态、复杂信号，可以满足用户长时间的存储要求。板上集成DSP信号处理器，FPGA控制器和MCU控制器，控制器分工协作，各处理器间采用低速或高速数据总线进行通信。本实用新型及数据采集、数据处理以及数据存储一体式设计，便于数据在各个电路模块之间传输，系统集成度较高，摒弃了分离式电路的高功耗缺陷，很好的适用水下长时间工作。另外，本实用新型具有结构灵活，通用性强，便于模块化设计等特点，从而能够提高算法效率；同时其开发周期较短，系统易于维护和扩展。
附图说明
图1为本实用新型低功耗水声信号处理板的电路原理图；
图2为本实用新型外接SD卡的电路原理图；
图3为本实用新型扩展DDR2芯片的电路原理图；
图4为本实用新型扩展NAND Flash的电路原理图；
图5为本实用新型扩展NOR Flash的电路原理图；
图6为本实用新型外部接一个KSZ8001L以太网PHY芯片的电路原理图；
图7为本实用新型外部时钟的电路原理图；
图8为本实用新型外接GPS模块的电路原理图。
图中：FPGA控制电路单元100，DSP信号处理单元200，MCU控制电路单元300。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型进行清楚、完整地描述。
如图1所示，一种低功耗水声信号处理板，所述信号处理板包括：
FPGA控制电路单元100，所述FPGA控制电路单元100连接外部数据采集器或是通过ADC连接外部数据采集器，所述外部数据采集器可包括多种数据传感器或是数据接收器，利用FPGA芯片的可编程灵活性与高速性将外部ADC的高速数据与复杂的传感器数据缓存并整理；
DSP信号处理单元200，所述DSP信号处理单元200通过并行的数据总线连接FPGA控制电路单元100的数据输出端，DSP信号处理单元200利用其内部算法对输入的数据进行处理；
MCU控制电路单元300，所述MCU控制电路单元300管理信号处理板的工作状态及与上位机进行人机交互，实现参数和指令的收发，MCU控制电路单元300 作为处理板的控制单元，负责处理板的电源上电顺序控制，电压电流检测，温度检测，休眠与唤醒控等功能,
所述FPGA控制电路单元100、DSP信号处理单元200以及MCU控制电路单元300相互之间均连接。
所述MCU控制电路单元300引出三路串口，分别为UART0串口、UART1串口以及UART2串口，其中，UART1串口连接至DSP计算单元，用作与DSP计算单元的通信接口，UART0串口通过电平转换器MAX3221转换为RS232接口连接至外部上位机，UART2串口连接至MAX3160芯片，MAX3160芯片是RS232/RS422/RS485 三合一电平转换器，可通过软件灵活设置使用的串口类型。
如图2所示，所述DSP信号处理单元200包括外接的一个SD卡座，可连接并支持128GB SD卡，可用来存储采集的原始数据或者经过算法处理解析后的数据，所述外接的SD卡采用型号为TF-CARD-A的存储卡。
如图3所示，所述DSP信号处理单元200外部扩展一个IS43DR16640 DDR2 芯片，DDR2芯片即可作为程序的运行内存，也可作为程序运行过程中信号处理数据缓存，其中DSP芯片还自带有DDR2芯片，
如图4所示，所述DSP信号处理单元200通过EMIF接口扩展了一个256MB 的NANDFlash，当用户程序较大NOR FLash容量不足时也可使用NAND Flash来存储用户应用程序的镜像文件或者用来存储用户的数据文件，所述NAND Flash 采用型号为MT29F2G08ABAEAWP-IT的芯片。
如图5所示，所述DSP信号处理单元200通过EMIF接口扩展了一个16MB 的NORFlash，可用来存储用户应用程序的镜像文件或者用来存储用户的数据文件，所述NORFlash采用型号为JS28F128J3F75的芯片。
如图6所示，所述DSP信号处理单元200内部自带MAC，支持10/100Mb以太网功能，外部接一个KSZ8001L以太网PHY芯片，以太网PHY芯片与DSP计算单元之间通过MII接口连接，以太网PHY芯片与外部接口之间使用HR601680隔离。
如图7所示，所述MCU控制电路单元300的UCB3串行接口与DSP信号处理单元的IIC0接口同时接到一个IIC接口的RTC外部时钟芯片，这样DSP信号处理单元200和MCU控制电路单元300都可以获取到RTC外部时钟芯片C的时间。当系统运行时需要以文件的形式存储数据至TF卡，而文件的时间信息来自RTC 模块，因此在数字信号处理板中将RTC外部时钟芯片设计为计算单元和控制单元都可以访问。
利用DSP信号处理单元200的UPP高速数据并行接口与FPGA控制电路单元 100互联，FPGA控制电路单元100可将外部ADC采集的高速信号整理后通过uPP 接口发送给FPGA控制电路单元100，FPGA控制电路单元100只负责处理数据，不负责与外部接口打交道，提高FPGA控制电路单元100的处理能力。
所述FPGA控制电路单元100外部扩展有用于连接ADC的IO口，可灵活设计一个ADC模拟电路板通过该接口与数据信号板互联，实现数据的采集与处理。
如图8所示，所述FPGA控制电路单元100预留有一个标准的GPS模块接口，用可外置GPS模块为处理板提供高精度的实时时间和PPS脉冲信号，同时也可对板载RTC时钟芯片进行授时。通过差分转单端芯片可将输入的GPS差分信号转为单端信号到FPGA上。
综合本实用新型的可知，本实用新型的低功耗水声信号处理板海洋数据采集存储板，能够长时间采集和存储瞬态、复杂信号，可以满足用户长时间的存储要求。板上集成DSP信号处理器，FPGA控制器和MCU控制器，控制器分工协作，各处理器间采用低速或高速数据总线进行通信。本实用新型及数据采集、数据处理以及数据存储一体式设计，便于数据在各个电路模块之间传输，系统集成度较高，摒弃了分离式电路的高功耗缺陷，很好的适用水下长时间工作。另外，本实用新型具有结构灵活，通用性强，便于模块化设计等特点，从而能够提高算法效率；同时其开发周期较短，系统易于维护和扩展。
Claims (8)
1.一种低功耗水声信号处理板，其特征在于，所述信号处理板包括：
FPGA控制电路单元，所述FPGA控制电路单元连接外部数据采集器或是通过ADC连接外部数据采集器，FPGA控制电路单元将外部ADC的高速数据与复杂的传感器数据缓存并整理；
DSP信号处理单元，所述DSP信号处理单元通过并行的数据总线连接FPGA控制电路单元的数据输出端，DSP信号处理单元利用其内部算法对输入的数据进行处理；
MCU控制电路单元，所述MCU控制电路单元管理信号处理板的工作状态及与上位机进行人机交互，实现参数和指令的收发,
所述FPGA控制电路单元、DSP信号处理单元以及MCU控制电路单元相互之间均连接。
2.如权利要求1所述的低功耗水声信号处理板，其特征在于，所述MCU控制电路单元引出三路串口，分别为UART0串口、UART1串口以及UART2串口，其中，UART1串口连接至DSP计算单元，用作与DSP计算单元的通信接口，UART0串口通过电平转换器MAX3221转换为RS232接口连接至外部上位机。
3.如权利要求1所述的低功耗水声信号处理板，其特征在于，所述DSP信号处理单元包括外接的一个SD卡座，可连接并支持128GB SD卡。
4.如权利要求1所述的低功耗水声信号处理板，其特征在于，所述DSP信号处理单元外部扩展一个IS43DR16640 DDR2芯片，所述DSP信号处理单元通过EMIF接口扩展了一个256MB的NAND Flash，所述DSP信号处理单元通过EMIF接口扩展了一个16MB的NOR Flash。
5.如权利要求4所述的低功耗水声信号处理板，其特征在于，所述DSP信号处理单元内部自带MAC，支持10/100Mb以太网功能，外部接一个KSZ8001L以太网PHY芯片。
6.如权利要求5所述的低功耗水声信号处理板，其特征在于，所述MCU控制电路单元的UCB3串行接口与DSP信号处理单元的IIC0接口同时接到一个IIC接口的RTC外部时钟芯片。
7.如权利要求2所述的低功耗水声信号处理板，其特征在于，所述FPGA控制电路单元外部扩展有用于连接ADC的IO口。
8.如权利要求2所述的低功耗水声信号处理板，其特征在于，所述FPGA控制电路单元预留有一个标准的GPS模块接口，用于外置GPS模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022777195.4U CN213545067U (zh) | 2020-11-26 | 2020-11-26 | 一种低功耗水声信号处理板 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202022777195.4U CN213545067U (zh) | 2020-11-26 | 2020-11-26 | 一种低功耗水声信号处理板 |
Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114593810A (zh) * | 2022-02-22 | 2022-06-07 | 浙江咸临智能科技有限责任公司 | 一种用于水下滑翔机的水声探测硬件处理系统 |
| CN116560484A (zh) * | 2023-03-31 | 2023-08-08 | 中电科国海信通科技(海南)有限公司 | 海洋渔业传感器低功耗管理芯片及功耗管理方法 |
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| CN116560484B (zh) * | 2023-03-31 | 2024-03-29 | 中电科国海信通科技(海南)有限公司 | 海洋渔业传感器低功耗管理芯片及功耗管理方法 |
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