CN212677108U - 伺服驱动器以及伺服驱动系统 - Google Patents

Abstract

本申请公开了一种伺服驱动器以及伺服驱动系统，该伺服驱动器包括控制单元、电流信号处理单元、编码器信号处理单元以及PWM信号生成模块；所述控制单元通过高速串行总线与所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块通讯连接。本申请通过高速串行总线将控制单元与电流信号处理单元、编码器信号处理单元以及PWM信号生成模块通讯连接；实现伺服电机的位置、速度和电流闭环控制，去除了现有的DSP+FPGA控制方案的通信性能瓶颈，降低了伺服驱动器成本。

Description

伺服驱动器以及伺服驱动系统

技术领域

本申请涉及控制技术领域，尤其涉及一种伺服驱动器以及伺服驱动系统。

背景技术

伺服驱动器具有高性能的特点，是运动控制系统的核心，在工业控制中广泛应用。伺服驱动器的性能指标主要包括调速范围、定位精度、稳速精度和频率响应等。伺服驱动器主要分为控制部分和功率部分，前者完成运算、控制等弱电信号的处理，后者把弱电信号转换为强电信号以便驱动伺服电机。

伺服驱动器的控制部分包括软件功能单元和逻辑功能单元，前者一般用DSP(Digital Signal Processor，数字信号处理器)或者MCU(Microcontroller Unit，微控制单元)实现，完成位置环、速度环、通信、键盘检测、显示等对处理速度要求较低的功能；后者一般用FPGA(Field Programmable Gate Array，现场可编程门阵列)或者CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)实现，主要完成电流环、PWM(Pulsewidth modulation，脉冲宽度调制)信号生成、编码器信号处理等运算量大、实时性要求高的任务。

由于伺服驱动器的控制需要进行大量复杂的运算，不同功能模块之间也需要频繁的大量数据的交互，因此DSP+FPGA的双芯片方案在两个芯片互联的地方将成为伺服驱动器设计的瓶颈。具体地，需要16位的并行总线进行通讯，加上读写使能、片选等信号，需要将近20个管脚；因此，在设计时必须选择封装管脚数更多的DSP和FPGA(或者MCU和CPLD)。而封装管脚数和器件的成本有直接关系，因而导致伺服驱动器的成本直接上升。

实用新型内容

本申请的主要目的在于提出一种伺服驱动器以及伺服驱动系统，旨在解决现有伺服驱动器存在的成本上升问题。

为实现上述目的，本申请实施例第一方面提供一种伺服驱动器，包括控制单元、电流信号处理单元、编码器信号处理单元以及PWM信号生成模块；所述控制单元通过高速串行总线与所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块通讯连接。

在一种实施方式中，所述伺服驱动器还包括用于与上位机进行通讯的通讯接口。

在一种实施方式中，所述通讯接口包括RS-485、RS232、Modbus、Profibus、EtherCAT中的至少一种。

在一种实施方式中，所述伺服驱动器还包括显示单元；

所述显示单元，用于显示伺服电机的电流数字信号、旋转位置数字信号及旋转速度数字信号中的至少一种。

在一种实施方式中，所述伺服驱动器还包括输入单元；

所述输入单元，用于接收用户指令并输出对应的旋转速度数据；所述旋转速度数据用于计算PWM控制信号。

在一种实施方式中，所述伺服驱动器还包括故障处理单元；

所述故障处理单元，用于获取伺服电机的故障信号，根据所述伺服电机的故障信号输出抱闸控制信号以控制所述伺服电机停止工作。

在一种实施方式中，所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块集成在FPGA中；或者，所述控制单元、所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块集成在FPGA中。

在一种实施方式中，所述FPGA为内嵌CPU核的FPGA或者为无内嵌CPU核的FPGA。

此外，为实现上述目的，本申请实施例第二方面提供一种伺服驱动系统，所述伺服驱动系统包括上位机、第一方面所述的伺服驱动器、以及伺服电机。

本申请实施例提供的伺服驱动器以及伺服驱动系统，通过高速串行总线将控制单元与电流信号处理单元、编码器信号处理单元以及PWM信号生成模块通讯连接；实现伺服电机的位置、速度和电流闭环控制，去除了现有的DSP+FPGA控制方案的通信性能瓶颈，降低了伺服驱动器成本。

附图说明

图1为本申请实施例的伺服驱动器结构示意图；

图2为本申请实施例的伺服驱动器另一结构示意图；

图3为本申请实施例的伺服驱动系统结构示意图。

本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

现在将参考附图描述实现本申请各个实施例的。在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。

在本申请中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。

第一实施例：

如图1所示，本申请第一实施例提供一种伺服驱动器，该伺服驱动器包括电流信号处理单元10、编码器信号处理单元20、控制单元30以及PWM信号生成模块40；所述控制单元30通过高速串行总线与所述电流信号处理单元10、所述编码器信号处理单元20以及所述PWM信号生成模块40通讯连接。

所述电流信号处理单元10，用于获取伺服电机的电流信号，并输出调理运算后的电流信号；

所述编码器信号处理单元20，用于获取所述伺服电机的旋转位置及旋转速度，输出计算后的旋转位置信号及旋转速度信号；

所述控制单元30，用于根据调理运算后的的电流数字信号、计算后的旋转位置数字信号和旋转速度数字信号，得到PWM控制信号；

所述PWM信号生成模块40，用于根据所述PWM控制信号生成PWM信号；所述PWM信号用于驱动所述伺服电机。

在本实施例中，高速串行总线采用差分对的形式，并且在发送端与接收端之间采用点对点的连接结构。差分信号经过编码，消除信号序列中直流分量，从而可以提高噪声容限。同时，在信号序列中插入时钟信息，信号中携带时钟，解决了信号偏移问题。

高速信号传输系统结构都可以概括为三个组成部分，并且传输协议分层实现的方式使得系统协议与硬件系统之间具有一定的独立性。

高速信号传输系统的实现方式多种多样，但一般均由上层协议、高速收发器以及传输接口组成。

上层协议：根据不同的任务需要，为实现高速信号传输制定的传输协议多种多样，包含的层数也不同。如PCI Express协议具有物理层、数据链路层以及传输层，Aurora协议具有物理层和数据链路层，10Gb/s以太网协议(XAUI)包含物理层和数据链路层。用户程序可使用这些传输协议实现数据的收发。

高速收发器：高速收发器是所有传输协议都必须具备的物理层，是实现高速信号传输的基础。一般实现串并转换、时钟数据恢复、线路编码、线路绑定等功能，可为多种上层协议提供硬件支持。Xilinx公司推出的RocketIO与Altera公司推出的Rapid IO等都可看作高速收发器。

传输接口：在高速的信号传输系统中传输接口与高速收发器之间通过差分线连接，可实现全双工的双向传输。接口形式与具体应用相关，如实现PCI Express传输协议的PCIE接口、实现光线传输协议的光线接口以及实现高速以太网通信的网络接口等。

其中相同的高速收发器可以应用于使用不同传输协议的系统中，所连接的接口根据不同应用而有不同形式。如RocketIO既可用于Aurora光纤通信协议，也可用于PCIExpress协议。而在Aurora协议中，RocketIO与光纤接口相连，在PCI Express协议中，RocketIO与PCIE接口相连。

主流的FPGA中都已对差分信号提供了硬件支持，如Xilinx公司推出的Virtex系列FPGA中，相邻的两个I/O口都以差分信号对形式出现，利用这些差分I/O以及FPGA内部的通用逻辑，设计工程师可以方便地实现高速串行总线。而从Virtex2 Pro系列开始，更是在片上集成了固化的RocketIO模块，以提供高超高速的串行通信支持。RocketIO收发器是在Virtex2 Pro以上系列FPGA中集成的专用串行通信模块，在使用时不占用FPGA其他逻辑与片上存储资源。在Virtex5 LXT和SXT系列FPGA中，RocketIO称为GTP，每两个GTP共用一个PLL，组成一个GTP_Dual。

每一个RocketIO收发器均具有如下特征：

◆具有可配置终端、电压摆幅与耦合的电流模逻辑串行驱动或缓冲器。

◆可编程发送预加重和接收均衡，以实现最优信号完整性。

◆100Mb/s～3Gb/s的线速范围，线速在100Mb/s～500Mb/s区间时具有可选的5倍过采样功能。

◆可选的嵌入式PCS功能，例如8位/10位编码、逗号对齐、通道绑定以及时钟校正。

◆最小化的确定性数据通道延迟。

◆对PCI Express、SATA、光纤传输等协议的支持。

从应用上讲，RocketIO处于数据传输协议的物理层，用以实现最基本的数据通信环境。其主要功能可以概括为：将输入的并行数据经过编码，转化为高速的差分串行信号。在实际应用中，输入时钟、PLL参数设置以及PCB线路的设计与布局是影响数据传输效果的最重要因素。

在本实施例中，所述电流信号处理单元10、所述编码器信号处理单元20以及所述PWM信号生成模块40集成在FPGA中；或者，所述控制单元30、所述电流信号处理单元10、所述编码器信号处理单元20以及所述PWM信号生成模块40集成在FPGA中。

所述FPGA可以为内嵌CPU核的FPGA，例如赛灵思(Xilinx)的ZYNQ系列和英特尔的Cyclone V SoC FPGA,在该硬核中编程实现软件功能单元。也可以为无内嵌CPU核的FPGA，在FPGA内部使用软核(例如MicroBlaze、NIOS、RISC-V等)并编写程序实现所需的软件功能单元。

请参考图2所示，在一种实施方式中，所述伺服驱动器还包括通讯接口50；

所述通讯接口50，用于与上位机进行通讯。

在该实施方式中，所述通讯接口包括RS-485、RS232、Modbus、Profibus、EtherCAT中的至少一种。

请参考图2所示，在一种实施方式中，所述伺服驱动器还包括显示单元60；

所述显示单元60，用于显示所述伺服电机的电流数字信号、旋转位置数字信号及旋转速度数字信号中的至少一种。

请再参考图2所示，在一种实施方式中，所述伺服驱动器还包括输入单元70；

所述输入单元70，用于接收用户指令并输出对应的旋转速度数据；所述旋转速度数据用于计算所述PWM控制信号。

在一种实施方式中，所述伺服驱动器还包括故障处理单元(附图未示出)；

所述故障处理单元，用于获取所述伺服电机的故障信号，根据所述伺服电机的故障信号输出抱闸控制信号控制所述伺服电机停止工作。

本申请实施例的伺服驱动器的工作步骤大致如下：

在伺服电机的运行过程中，由输入单元70输入设定伺服电机的转速，通过输入单元70完成电机转速的增减、正反转和制动等功能，输出对应的旋转速度数据，由控制单元30完成控制系统的给定输入：控制单元30在获得给定转速后，控制PWM信号生成模块40产生PWM波，进而控制伺服电机的转速。

同时电流信号处理单元10和编码器信号处理单元20获取伺服电机的电流、转速以及位置信号，输出伺服电机的电流数字信号、旋转位置数字信号及旋转速度数字信号，然后通过控制单元30进行电流环、速度环以及位置环的闭环控制。同时对显示单元60写入数据，将伺服电机运行的数据反馈给用户。

同时故障处理单元获取所述伺服电机的故障信号，根据所述伺服电机的故障信号输出抱闸控制信号控制所述伺服电机停止工作。

本申请实施例提供的伺服驱动器，通过高速串行总线将控制单元与电流信号处理单元、编码器信号处理单元以及PWM信号生成模块通讯连接；实现伺服电机的位置、速度和电流闭环控制，去除了现有的DSP+FPGA控制方案的通信性能瓶颈，降低了伺服驱动器成本。

第二实施例：

参照图3，图3为本申请第二实施例提供的一种伺服驱动系统，所述伺服驱动系统包括上位机、伺服驱动器以及伺服电机。

其中，伺服驱动器可参考前述内容，在此不作赘述。

本申请实施例提供的伺服驱动系统，通过高速串行总线将控制单元与电流信号处理单元、编码器信号处理单元以及PWM信号生成模块通讯连接；实现伺服电机的位置、速度和电流闭环控制，去除了现有的DSP+FPGA控制方案的通信性能瓶颈，降低了伺服驱动器成本。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种伺服驱动器，包括控制单元、电流信号处理单元、编码器信号处理单元以及PWM信号生成模块；其特征在于，所述控制单元通过高速串行总线与所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块通讯连接。

2.根据权利要求1所述的伺服驱动器，其特征在于，所述伺服驱动器还包括用于与上位机进行通讯的通讯接口。

3.根据权利要求2所述的伺服驱动器，其特征在于，所述通讯接口包括RS-485、RS232、Modbus、Profibus、EtherCAT中的至少一种。

4.根据权利要求1所述的伺服驱动器，其特征在于，所述伺服驱动器还包括显示单元；

所述显示单元，用于显示伺服电机的电流数字信号、旋转位置数字信号及旋转速度数字信号中的至少一种。

5.根据权利要求1所述的伺服驱动器，其特征在于，所述伺服驱动器还包括输入单元；

所述输入单元，用于接收用户指令并输出对应的旋转速度数据；所述旋转速度数据用于计算PWM控制信号。

6.根据权利要求1所述的伺服驱动器，其特征在于，所述伺服驱动器还包括故障处理单元；

所述故障处理单元，用于获取伺服电机的故障信号，根据所述伺服电机的故障信号输出抱闸控制信号以控制所述伺服电机停止工作。

7.根据权利要求1-6任一所述的伺服驱动器，其特征在于，所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块集成在FPGA中；或者，所述控制单元、所述电流信号处理单元、所述编码器信号处理单元以及所述PWM信号生成模块集成在FPGA中。

8.根据权利要求7所述的伺服驱动器，其特征在于，所述FPGA为内嵌CPU核的FPGA或者为无内嵌CPU核的FPGA。

9.一种伺服驱动系统，其特征在于，所述伺服驱动系统包括上位机、权利要求1-8任一所述的伺服驱动器、以及伺服电机。

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