CN212570986U - 一种芯片静电防护电路、集成电路及用电设备 - Google Patents

Abstract

本申请公开了一种芯片静电防护电路、集成电路及用电设备。该芯片静电防护电路包括：芯片和尖峰电路；所述芯片的电源引脚与电源连接，所述芯片的接地引脚与地连接；所述尖峰电路包括第一覆铜块和第二覆铜块，所述第一覆铜块与所述芯片的电源引脚连接，所述第二覆铜块与所述芯片的接地引脚连接。在芯片的电源引脚和接地引脚之间连接有尖峰电路，使得芯片在遭受静电放电时，静电首先经过尖峰电路，通过尖峰电路中的两个覆铜块进行放电，产生拉弧、发光，以消耗静电能量，有助于避免、减少静电电流流入到芯片内部导致芯片损坏、工作异常的情况发生，还有助于避免、降低静电放电产生电磁场干扰芯片工作的情况发生，提高芯片的电磁抗干扰能力。

Description

一种芯片静电防护电路、集成电路及用电设备

技术领域

本申请涉及电路保护技术领域，尤其涉及一种芯片静电防护电路、集成电路及用电设备。

背景技术

随着集成电路的发展，芯片采用先进的工艺，性能越来越好。然而这些先进的工艺削弱了芯片对静电放电的承受能力，同时人们对于芯片静电释放(Electro-Staticdischarge，ESD)的防护要求也越来越高。

目前芯片对静电放电的防护器件主要有二极管、电阻、双极型晶体管，但因为静电放电时间短，能量大，往往对电路产生瞬间的冲击，常导致电路中各防护器件的损坏，若较大的静电电流流入芯片，则可能造成芯片内部损坏。同时，伴随静电放电，在一定范围内还可能会产生较强的电磁场，干扰芯片的正常运行。

因此，如何提供芯片对静电放电的防护能力，是目前行业内亟待解决的问题。

实用新型内容

本申请实施例提供一种芯片静电防护电路、集成电路及用电设备，用于解决芯片因静电放电可能导致芯片损坏、工作异常的问题。

第一方面，本申请实施例提供一种芯片静电防护电路，包括：芯片和尖峰电路；

所述芯片的电源引脚与电源连接，所述芯片的接地引脚与地连接；

所述尖峰电路包括第一覆铜块和第二覆铜块，所述第一覆铜块与所述芯片的电源引脚连接，所述第二覆铜块与所述芯片的接地引脚连接。

在一种可能的实现方式中，上述芯片静电防护电路还包括：去耦电容；

所述去耦电容的两端分别与所述芯片的电源引脚、接地引脚连接。

在一种可能的实现方式中，所述去耦电容的电容值为0.1uf±10％。

在一种可能的实现方式中，所述第一覆铜块和所述第二覆铜块均为三角形；

在一种可能的实现方式中，所述第一覆铜块和所述第二覆铜块的顶角相对。

在一种可能的实现方式中，所述第一覆铜块和所述第二覆铜块相对的顶角之间距离1mm。

在一种可能的实现方式中，上述芯片静电防护电路还包括：接地环路；

所述接地环路围绕所述芯片的内核设置，并与所述芯片的接地引脚连接。

在一种可能的实现方式中，所述接地环路为合金制成。

第二方面，本申请实施例提供一种集成电路，包括：如第一方面任一项实现方式所述的芯片静电防护电路。

第三方面，本申请实施例提供一种用电设备，包括：如第二方面所述的集成电路。

在本申请上述实施例中，在芯片的电源引脚和接地引脚之间连接有尖峰电路，该尖峰电路包括两个覆铜块，使得芯片在遭受静电放电时，静电首先经过尖峰电路，通过尖峰电路中的两个覆铜块进行放电，产生拉弧、发光，以消耗静电能量，有助于避免、减少静电电流流入到芯片内部导致芯片损坏、工作异常的情况发生，还有助于避免、降低静电放电产生电磁场干扰芯片工作的情况发生，提高芯片的电磁抗干扰能力。通过优化电路布线实现静电防护，在提高其静电防护能力之余且没有增加成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种芯片静电防护电路的结构示意图之一；

图2为本申请实施例提供的一种芯片静电防护电路的结构示意图之二；

图3为本申请实施例提供的一种芯片静电防护电路的结构示意图之三。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将对本申请的技术方案进行详细的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本申请所保护的范围。

在干燥环境下，人体、物体接触芯片均有可能产生静电放电的现象，此外，在针对芯片静电放电测试时，芯片也会遭受静电放电。

目前，芯片对静电放电的防护器件主要包括二极管、电阻、双极型晶体管。然而，电阻在高频干扰信号大电流时容易损坏，另外会增大干扰释放途径上的阻抗，干扰电压无法消除；二极管正向导通特性，瞬态干扰电压高于其启动电压时，无法反向导通，与地(GND)形成回路释放；双极型晶体管需要低电压触发，且导通速度慢，干扰传导率较高。可见，目前的静电防护器件的防护作用并不能满足对芯片静电防护的需求。

因此，为了避免静电电流流入到芯片内部导致芯片损坏、静电放电产生电磁场干扰芯片正常工作的情况发生，本申请实施例提供一种芯片静电防护电路、集成电路及用电设备。

参见图1，本申请实施例提供的芯片静电防护电路，如图所示，该电路可以包括：芯片10和尖峰电路20。

芯片10的电源引脚与电源(Vcc)连接，芯片10的接地引脚与地连接。

常见的芯片电源引脚包括5V、3.3V等，本申请实施例对芯片电源引脚的类型进行限定。

尖峰20电路包括第一覆铜块21和第二覆铜块22，其中，第一覆铜块21与芯片10的电源引脚连接，第二覆铜块22与芯片10的接地引脚连接。

第一覆铜块21和第二覆铜块22可以均为裸露的覆铜块，固定在印制电路板的表面。

芯片10在遭受静电放电时，第一覆铜块21和第二覆铜块22之间会产生拉弧、发光，以消耗静电能量，从而避免、减少静电电流流入到芯片10中，同时由于消耗了静电能量，也避免或降低静电所产生的电磁干扰。

在一种可能的实现方式中，上述第一覆铜块21和第二覆铜块22可以分别设置为三角形，从而使得在静电通过尖峰电路20时，第一覆铜块21和第二覆铜块22之间容易产生拉弧、发光等现象。

可选的，在第一覆铜块21和第二覆铜块22均为三角形时，可以采用以顶角对顶角的方式排布，即，第一覆铜块21的一个顶角与第二覆铜块22一个顶角相对，使得拉弧、发光等现象更加容易产生，避免静电流入芯片10中。

在在一些具体实施例中，第一覆铜块21的一个顶角与第二覆铜块22一个顶角相对，并将两个相对的顶角之间距离设置在1mm左右。若第一覆铜块21和第二覆铜块22之间的间距过大，产生拉弧、发光等现象的可能性较小，起不到尖峰放电的作用；若第一覆铜块21和第二覆铜块22之间的间距过小，则容易造成短路及出现火花现象，构成对芯片10的安全隐患。

为了进一步降低静电放电对芯片10的危害，上述芯片静电防护电路还可以设置有去耦电容。去耦电容能够提高瞬态电流的响应速度，滤除高频噪声，避免静电电流产生的瞬时电流对芯片10产生危害。

如图2所示，去耦电容C1的一端与芯片10的电源引脚连接，另一端与芯片10的接地引脚连接。去耦电容C1可以设置在芯片10与尖峰电路20之间，在静电放电时，由尖峰电路20消耗掉大部分的静电能量，然后在经过去耦电容C1，由去耦电容C1进一步对芯片10进行保护。

可选的，可以选择电容值在0.1uf±10％范围内的去耦电容C1，以实现较好的滤除高频噪声的功能。应当理解，去耦电容也可以选择其他电容值，以适应不同场景下的需求。

在一种可能的实现方式中，上述芯片静电防护还可以包括接地环路30。在芯片10的内核周围环绕一圈接地环路30，接地环路30还与芯片10的接地引脚连接，从而实现将接地环路30与地连接。接地环路30的尺寸可以根据芯片10的尺寸进行调整。

静电放电时会同步产生强大的电磁场，电磁场通过空间耦合的方式可能会干扰芯片10内核电路的工作，导致芯片10工作异常(如异常复位、运算错误、数据丢失等)。而接地环路30可形成屏蔽层，能够屏蔽外界静电放电时产生的电磁场，从而避免电磁场对芯片10内核产生干扰，提高芯片10抗电磁场干扰的能力。

可选的，上述接地环路30可以由合金制成。

在一个具体实施例中，本申请提供的芯片静电防护电路可以如图3所示，该芯片静电防护电路300，包括芯片310、尖峰电路320、去耦电容C1以及接地环路330。

接地环路330围绕芯片310的内核一周设置，并与芯片330的接地引脚连接。去耦电容C1和尖峰电路320，均连接在芯片310的电源引脚和接地引脚之间。去耦电容C1设置在靠近芯片310的位置，其电容值为0.1uf。尖峰电路320包含有两个裸露的、三角形覆铜块a1、a2，覆铜块a1和覆铜块a2的顶角相对，覆铜块a1和覆铜块a2相对的顶角间的距离为1mm。

在本申请上述实施例中，在芯片的电源引脚和接地引脚之间连接有尖峰电路，该尖峰电路包括两个覆铜块，使得芯片在遭受静电放电时，静电首先经过尖峰电路，通过尖峰电路中的两个覆铜块进行放电，产生拉弧、发光，以消耗静电能量，有助于避免、减少静电电流流入到芯片内部导致芯片损坏、工作异常的情况发生，还有助于避免、降低静电放电产生电磁场干扰芯片工作的情况发生，提高芯片的电磁抗干扰能力。通过优化电路布线实现静电防护，在提高其静电防护能力之余且没有增加成本。

基于相同的技术构思，本申请实施例还提供一种集成电路，包括如上述实施例中任一实现方式中所述的芯片静电防护电路。

应当理解，本申请实施例提供的集成电路，除了包括上述实施例中的芯片静电防护电路，还可以包括其他电路、器件等，在实现对芯片静电防护的功能时，还可以实现其他功能。

基于相同的技术构思，本申请实施例还提供一种用电设备，包括如上所述的集成电路。

本申请实施例提供的芯片静电防护电路可以应用于各种需要对静电防护的用电设备中，例如手持设备，生活电器，办公设备以及其他各种设备中。从而实现避免、减少静电电流流入到用电设备的芯片内部导致芯片损坏、工作异常的情况发生，有助于提高用电设备的使用寿命。此外，还有助于避免、降低静电放电产生电磁场干扰芯片工作的情况发生，提高芯片的电磁抗干扰能力。通过优化电路布线实现静电防护，在提高其静电防护能力之余且没有增加用电设备的成本。

可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。

需要说明的是，在本实用新型的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本实用新型的描述中，除非另有说明，“多个”的含义是指至少两个。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种芯片静电防护电路，其特征在于，包括：芯片和尖峰电路；

所述芯片的电源引脚与电源连接，所述芯片的接地引脚与地连接；

所述尖峰电路包括第一覆铜块和第二覆铜块，所述第一覆铜块与所述芯片的电源引脚连接，所述第二覆铜块与所述芯片的接地引脚连接。

2.根据权利要求1所述的芯片静电防护电路，其特征在于，还包括：去耦电容；

所述去耦电容的两端分别与所述芯片的电源引脚、接地引脚连接。

3.根据权利要求2所述的芯片静电防护电路，其特征在于，所述去耦电容的电容值为0.1uf±10％。

4.根据权利要求1所述的芯片静电防护电路，其特征在于，所述第一覆铜块和所述第二覆铜块均为三角形。

5.根据权利要求4所述的芯片静电防护电路，其特征在于，所述第一覆铜块和所述第二覆铜块的顶角相对。

6.根据权利要求5所述的芯片静电防护电路，所述第一覆铜块和所述第二覆铜块相对的顶角之间距离1mm。

7.根据权利要求1所述的芯片静电防护电路，其特征在于，还包括：接地环路；

所述接地环路围绕所述芯片的内核设置，并与所述芯片的接地引脚连接。

8.根据权利要求7所述的芯片静电防护电路，其特征在于，所述接地环路为合金制成。

9.一种集成电路，其特征在于，包括：如权利要求1-8任一项所述的芯片静电防护电路。

10.一种用电设备，其特征在于，包括：如权利要求9所述的集成电路。

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