CN212542437U - 一种基于二维硒化铟的柔性三维cmos与非门电路 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型公开了一种基于二维硒化铟的柔性三维CMOS与非门电路，该电路由四个顶栅晶体管构成，每个晶体管的沟道材料为二维硒化铟。本实用新型实现了二维InSe纳米片从N型到P型的原位转变，使得利用同一种材料构建CMOS逻辑电路成为了可能。该电路可以实现良好的逻辑转换功能，使用的三维结构可以提高集成电路单位面积上晶体管的数量，并赋予电路良好的柔韧性，在柔性集成电路中有巨大的应用前景。
Description
技术领域
本实用新型属于微电子领域，涉及二维材料集成电路，尤其涉及一种基于二维硒化铟的柔性三维CMOS与非门电路。
背景技术
二维层状III-VI族半导材料硒化铟(InSe)有着超高的本征迁移率和适中的禁带宽，被认为是硅和石墨烯的“黄金分割点”。目前InSe光学和电学特性的研究集中本身的物理特性上，对于其在电子元器件中实际应用的探索有限。随着传统硅基集成电路逐渐趋于物理极限，摩尔定律近年来也面临着瓶颈问题。二维纳米材料由于对短沟道效应的天然免疫，被认为是构筑下一代半导体器件的核心材料。探索二维材料在半导体器件尤其是集成电路中的应用显得十分必要。在数字集成电路中，互补金属氧化物半导体(CMOS,Complementary Metal Oxide Semiconductor)与非门电路是一个不可或缺的逻辑单元。
众所周知，构建基本的CMOS单元，例如CMOS反相器一般需要一个N型晶体管和一个P型晶体管。目前，已知的适合作为的晶体管沟道材料的二维层状半导体大多数本征为N型，少数为P型。对P型半导体的探索近几年也在广泛开展，除了寻找本征为P的二维层状材料外，已经报道的方法还有通过重掺杂等手段将N半导体变为P型半导体，或将P型转为N型，例如黑磷表面掺杂可使其由P型转为N型，然而黑磷本身极易氧化，这不仅增加了其晶体管的制作难度，也使其晶体管性能的稳定性面临巨大的挑战。而重掺杂的方式工艺难度较大，且需要较为精准的掺杂比，不适合晶体管的批量制备。如何使用不易氧化的材料，使其可以进行P型和N型的较为简单的原位转换，构建更为稳定的CMOS器件，同时结合二维材料的柔韧强这一特点，实现基于二维材料的柔性CMOS集成电路，是当下二维材料迈向实际应用的重要环节。
实用新型内容
基于上述现有技术中存在的缺陷，本实用新型提供了一种基于二维硒化铟的柔性三维CMOS与非门电路，将P型InSe和N型InSe置于不同层，形成三维结构，从而提高了单位面积上可容纳晶体管的数量。利用二维材料柔韧性强的特点，在柔性衬底上实现InSe CMOS与非门的逻辑功能。
本实用新型采用如下的技术方案：
一种基于二维硒化铟的柔性三维CMOS与非门电路，自下而上依次包括：
柔性绝缘衬底；
柔性绝缘衬底上设有：两个P型二维InSe纳米片，每个纳米片两端均设有源/漏电极、其顶部设有栅极GA、GB，分别构成晶体管M1、M2；
在两个P型二维InSe纳米片及其两端的源/漏电极与顶部栅极之间设有第一层三氧化二铝介电层；
在栅极GA、GB上设有第二层三氧化二铝介电层；
在第二层三氧化二铝介电层上设有：两个N型二维InSe纳米片，每个纳米片两端均设有源/漏电极、底部设有栅极，分别构成晶体管M3、M4；
其中，晶体管M1与M2二者并联，晶体管M1、M3与M4三者串联；晶体管M1与M3共用栅极GA，M2与M4共用栅极GB；
在晶体管M3、M4上设有第三层三氧化二铝保护层。
根据M1、M2、M3、M4的连接方式可知，M1、M2共漏且共源，二者共漏端是该与非门电路的电源端VDD，共源端是该与非门电路的输出端
M1 与M3的共栅端GA是与非门电路的输入端A，M2与M4的共栅端GB是与非门电路的输入端B，M4的源极是与非门电路的接地端GND。
作为本实用新型的一种优选技术方案，所述的柔性绝缘衬底为云母、PDMS、 PET或PI。
更优选地，所述柔性绝缘衬底材料为厚度为100-150μm的PET。
作为本实用新型的一种优选技术方案，所述的N型二维InSe纳米片和P型二维InSe纳米片的厚度为5～10nm。
作为本实用新型的一种优选技术方案，所述晶体管的种类均为增强型。
作为本实用新型的一种优选技术方案，所述的源/漏电极、栅极为铟/铝合金，所述铟/铝合金是厚度为5nm-10nm的铟与厚度为25nm-30nm的铝形成的合金。
作为本实用新型的一种优选技术方案，所述的第一层、第二层三氧化二铝介电层和第三层三氧化二铝保护层是厚度为25-30nm的三氧化二铝薄膜。
本实用新型中，N型二维InSe纳米片可以通过激光脉冲沉积、化学气相沉积和机械剥离手段获得；P型二维InSe纳米片是将N型InSe纳米片在去离子水中浸泡1.5h～2h，后在表面沉积一层2-3nm的银薄膜得到的；其原理为在于：水分子与In原子结合使InSe表面形成In空位，沉积银薄膜后，In空位被Ag取代，造成了InSe表面的P型掺杂，使其构成的晶体管表现出P型传输特性。
本实用新型的有益效果在于：
与现有技术相比，本实用新型采用一种更为稳定的二维材料——二维InSe 从N型到P型的原位转变，并利用这一特性，在柔性衬底上构筑了CMOS与非门电路，该技术极大降低了CMOS器件的制造成本和工艺难度，提高了二维CMOS器件的稳定性，有利于二维半导体器件的推广和产业化。
附图说明
附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。
图1是本实用新型CMOS与非门电路原理图；
图2是本实用新型的柔性三维CMOS与非门电路；
图中，1-柔性绝缘衬底，2-电源端VDD，3-输出端
4-第一层三氧化二铝介电层，5-输入端A，6-输入端B，7-第二层三氧化二铝介电层，8-金属电极， 9-接地端GND，10-第三层三氧化二铝保护层，11-晶体管M1，12-晶体管M2， 13-晶体管M3，14-晶体管M4。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
如图2所示为本实用新型实施例的柔性三维CMOS与非门电路结构，自下而上包括：
柔性绝缘衬底1；
柔性绝缘衬底1上设有：两个P型InSe纳米片，每个纳米片两端均设有源/ 漏电极、其顶部设有栅极GA、GB，分别构成晶体管M1 11、晶体管M2 12，晶体管M1 11和晶体管M2 12形成并联关系，二者共漏且共源，共漏端作为该与非门电路的电源端VDD 2，共源端作为该与非门电路的输出端
3；
在两个P型二维InSe纳米片及其两端的源/漏电极与顶部栅极之间设有第一层三氧化二铝介电层4；
在栅极GA、GB上设有第二层三氧化二铝介电层7；
在第二层三氧化二铝介电层7上设有：两个N型二维InSe纳米片，每个纳米片两端均设有源/漏电极、底部设有栅极，分别构成晶体管M3、M4；
其中，晶体管M1 11、晶体管M3 13与晶体管M4 14三者串联；晶体管M1 与M3共用栅极GA，M2与M4共用栅极GB；晶体管M1 11与晶体管M3 13 的共栅端GA是与非门电路的输入端A 5，M2与M4的共栅端GB是与非门电路的输入端B 6，晶体管M4 14的源极是与非门电路的接地端GND 9。
在晶体管M3 13、晶体管M4 14上设有第三层三氧化二铝保护层10。
所述柔性绝缘衬底1是厚度为100-150μm的PET。所述构成晶体管M1 11、晶体管M212、晶体管M3 13与晶体管M4 14的沟道材料分别是厚度为5～10nm 的P型和N型InSe纳米片。所述晶体管M1 11、晶体管M2 12、晶体管M3 13 与晶体管M4 14的种类均为增强型。所述电源端VDD 2、输出端
3、输入端 A 5、输入端B 6、金属电极8(用于将晶体管M3 13和晶体管M4 14连接起来)、接地端GND 9是厚度为5nm-10nm的铟与厚度为25nm-30nm的铝形成的合金。所述第一层三氧化二铝介电层4、第二层三氧化二铝介电层7、第三层三氧化二铝保护层10是厚度为25～30nm的Al2O3薄膜。
如图1为本实用新型实施例的柔性三维CMOS与非门电路的原理图。5V直流电通过电源端VDD 2为电路供电，接地端GND 9与地相连，此时电路开始工作。将5V电压记为高电平，小于0.3V的电压记为低电平。当输入端A 5和输入端B 6都为低电平时，晶体管M1 11、晶体管M2 12均处于开状态，晶体管 M3 13与晶体管M4 14均处与关状态，此时输出端
3输出高电平；当输入端 A 5为高电平，输入端B 6为低电平时，晶体管M1 11、晶体管M4 14均处与关状态，晶体管M2 12、晶体管M3 13均处于开状态，此时输出端
3输出高电平；当输入端A 5为低电平，输入端B 6为高电平时，晶体管M1 11、晶体管 M4 14均处与开状态，晶体管M2 12、晶体管M3 13均处于关状态，此时输出端
3输出低电平；当输入端A 5和输入端B 6都为高电平时，晶体管M1 11、晶体管M2 12均处于关状态，晶体管M3 13、晶体管M4 14均处与开状态，此时输出端
3输出低电平；将高电平记为1，低电平记为0，电路的真值表如表1所示。
本实用新型实施例的柔性三维CMOS与非门电路制备方法如下：
通过激光脉冲沉积法，合成厚度为5～10nm，尺寸为5×5μm左右为的InSe 纳米片；
在一个具体实施例中，使用聚合物PDMS将两个InSe转移到柔性绝缘衬底1 上；
在一个具体实施例中，将转移后InSe及柔性绝缘衬底1在去离子水中浸泡 1.5h，对其表面进行改性处理，水分子和InSe表面的铟原子结合，会造成InSe 表面形成铟空位，之后在表面沉积2-3nm的银薄膜，银原子取代In空位，形成银掺杂，经表面掺杂后的InSe纳米片由本征的N型转变为P型；
在一个具体实施例中，在改性后的两个P型InSe纳米片上旋涂300nm厚的电子束光刻胶PMMA，通过电子束曝光工艺、电子束蒸镀工艺、lift-off工艺，形成电源端VDD2、输出端
3；
在一个具体实施例中，在上述两个P型InSe纳米片和电源端VDD2、输出端
3上沉积一层Al2O3形成第一层三氧化二铝介电层4；
在一个具体实施例中，在第一层三氧化二铝介电层4上旋涂300nm厚的 PMMA，通过电子束曝光工艺、电子束蒸镀工艺、lift-off工艺，形成输入端A 5、输入端B 6；
在一个具体实施例中，在输入端A 5、输入端B 6上沉积一层Al2O3形成第二层三氧化二铝介电层7；
在一个具体实施例中，使用聚合物PDMS将两个本征N型InSe纳米片转移到第二层三氧化二铝介电层7上；
在一个具体实施例中，在两个N型InSe纳米片上旋涂300nm厚的电子束光刻胶PMMA，通过电子束曝光工艺、电子束蒸镀工艺、lift-off工艺，形成输出端
3、金属电极8、接地端GND 9；
在一个具体实施例中，在两个N型InSe纳米片和输出端
3、金属电极8、接地端GND 9上沉积一层Al2O3形成第三层三氧化二铝保护层10；
具体的，电源端VDD 2，输出端
3，输入端A 5，输入端B 6，金属电极 8，接地端GND 9的材料是厚度为5nm-10nm的铟与厚度为25nm-30nm的铝形成的合金；
具体的，沉积Al2O3的工艺手段为原子层沉积(ALD)；
具体的，第一层三氧化二铝介电层4、第二层三氧化二铝介电层7、第三层三氧化二铝保护层10的沉积厚度为25～30nm。
如上所述，本实用新型提供了一种利用二维InSe纳米片构筑柔性三维CMOS 与非门的集成方案，该方案有效提高了集成电路单位面积上晶体管的数量，为后续大规模集成电路的设计和制造提供一个可行的方案。
表1
Claims (7)
1.一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，包括：
柔性绝缘衬底；
柔性绝缘衬底上设有：两个P型二维InSe纳米片，每个纳米片两端均设有源/漏电极、其顶部设有栅极GA、GB，分别构成晶体管M1、M2；
在两个P型二维InSe纳米片及其两端的源/漏电极与顶部栅极之间设有第一层三氧化二铝介电层；
在栅极GA、GB上设有第二层三氧化二铝介电层；
在第二层三氧化二铝介电层上设有：两个N型二维InSe纳米片，每个纳米片两端均设有源/漏电极、底部设有栅极，分别构成晶体管M3、M4；
其中，晶体管M1与M2二者并联，晶体管M1、M3与M4三者串联；晶体管M1与M3共用栅极GA，M2与M4共用栅极GB；
在晶体管M3、M4上设有第三层三氧化二铝保护层。
2.根据权利要求1所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的柔性绝缘衬底为云母、PDMS、PET或PI。
3.根据权利要求2所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的柔性绝缘衬底为厚度为100-150μm的PET。
4.根据权利要求1所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的N型二维InSe纳米片和P型二维InSe纳米片的厚度为5～10nm。
5.根据权利要求1所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的第一层三氧化二铝介电层、第二层三氧化二铝介电层以及第三层三氧化二铝保护层是厚度为25-30nm的三氧化二铝薄膜。
6.根据权利要求1所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的源/漏极金属电极、栅极为铟/铝合金。
7.根据权利要求6所述的一种基于二维硒化铟的柔性三维CMOS与非门电路，其特征在于，所述的铟/铝合金中铟和铝厚度分别为5-10nm和25-30nm。
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|---|---|---|---|
| GR01 | Patent grant | ||
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Granted publication date: 20210212 |