CN212322558U - 一种显示屏的像素排列结构 - Google Patents

Abstract

本实用新型涉及显示屏像素排列技术领域，特别涉及一种显示屏的像素排列结构，包括四个沿竖直方向依次排列的像素组，通过设置四个沿竖直方向依次排列的像素组，每个像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的元素组构成一个像素单元，这样使得显示屏源极走线的数量大大减少，与普通的显示屏相比，本方案设计的显示屏的源极走线的数量只为普通的2/9，这样不仅能够缩小显示屏的下边框，而且还降低了显示屏内部的IC芯片的功耗，减少了制作成本，提高了屏占比，同时显示效果也较佳。

Description

一种显示屏的像素排列结构

技术领域

本实用新型涉及显示屏像素排列技术领域，特别涉及一种显示屏的像素排列结构。

背景技术

随着显示屏的高速发展，四边窄边框的显示屏已经成为主力发展趋势，高屏占比给人以好的视觉效果；但是现有的显示屏中源极走线和驱动电路的使用数量均较多，这样不仅会增大显示屏的边框，而且还增大了显示屏内部IC芯片的功耗。

实用新型内容

本实用新型所要解决的技术问题是：提供一种能够降低显示屏边框的显示屏的像素排列结构。

为了解决上述技术问题，本实用新型采用的技术方案为：

一种显示屏的像素排列结构，包括四个沿竖直方向依次排列的像素组，每个所述像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的所述元素组构成一个像素单元，每个所述像素单元均分别与外设的第一源极走线和第二源极走线电连接，每个所述像素单元均通过五个相邻级的栅极走线分别与三个驱动电路电连接。

本实用新型的有益效果在于：

通过设置四个沿竖直方向依次排列的像素组，每个像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的元素组构成一个像素单元，这样使得显示屏源极走线的数量大大减少，与普通的显示屏相比，本方案设计的显示屏的源极走线的数量只为普通的2/9，这样不仅能够缩小显示屏的下边框，而且还降低了显示屏内部的IC芯片的功耗，减少了制作成本，提高了屏占比，同时显示效果也较佳。

附图说明

图1为根据本实用新型的一种显示屏的像素排列结构的结构示意图；

图2为根据本实用新型的一种显示屏的像素排列结构的结构示意图；

图3为根据本实用新型的一种显示屏的像素排列结构的第一驱动电路、第二驱动电路和第三驱动电路的波形示意图；

标号说明：

1、第一源极走线；2、第二源极走线；3、第一级栅极走线；4、第二级栅极走线；5、第三级栅极走线；6、第四级栅极走线；7、第五级栅极走线。

具体实施方式

为详细说明本实用新型的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

请参照图1，本实用新型提供的技术方案：

一种显示屏的像素排列结构，包括四个沿竖直方向依次排列的像素组，每个所述像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的所述元素组构成一个像素单元，每个所述像素单元均分别与外设的第一源极走线和第二源极走线电连接，每个所述像素单元均通过五个相邻级的栅极走线分别与三个驱动电路电连接。

从上述描述可知，本实用新型的有益效果在于：

通过设置四个沿竖直方向依次排列的像素组，每个像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的元素组构成一个像素单元，这样使得显示屏源极走线的数量大大减少，与普通的显示屏相比，本方案设计的显示屏的源极走线的数量只为普通的2/9，这样不仅能够缩小显示屏的下边框，而且还降低了显示屏内部的IC芯片的功耗，减少了制作成本，提高了屏占比，同时显示效果也较佳。

进一步的，每个所述元素组均包括三个沿水平方向依次排列的元素，所述像素单元中的第一行的元素组中的三个元素均分别与外设的第一级栅极走线和第一源极走线电连接；

所述像素单元中的第二行的元素组中的第一列的元素分别与同一个像素单元所述中的第一行的元素组中的第二列的元素、外设的第二级栅极走线和外设的第一源极走线电连接，所述像素单元中的第二行的元素组中的第二列的元素分别与同一个像素单元中的第一行的元素组中的第三列的元素、同一个像素单元中的第三行的元素组中的第一列的元素和第二级栅极走线电连接，所述像素单元中的第二行的元素组中的第三列的元素分别与同一个像素单元中的第三行的元素组中的第二列的元素、外设的第三级栅极走线和外设的第二源极走线电连接；

所述像素单元中的第三行的元素组中的第一列的元素分别与外设的第三级栅极走线和外设的第一源极走线电连接，所述像素单元中的第三行的元素组中的第二列的元素分别与同一个像素单元中的第四行的元素组中的第一列的元素和外设的第四级栅极走线电连接，所述像素单元中的第三行的元素组中的第三列的元素分别与同一个像素单元中的第四行的元素组中的第二列的元素、外设的第四级栅极走线和外设的第二源极走线电连接；

所述像素单元中的第四行的元素组中的三个元素均与外设的第五级栅极走线电连接，所述像素单元中的第四行的元素组中的第三列的元素与外设的第二源极走线电连接；

所述第一级栅极走线与第五级栅极走线电连接且均与第一驱动电路电连接，所述第二级栅极走线与第四级栅极走线电连接且均与第二驱动电路电连接，所述第四级栅极走线与第三驱动电路电连接。

进一步的，所述像素单元中的第一行的元素组包括第一R元素、第二R元素、第三R元素、晶体管T1、晶体管T2和晶体管T3，所述像素单元中的第二行的元素组包括第一G元素、第二G元素、第三G元素、晶体管T4、晶体管T5和晶体管T6，所述像素单元中的第三行的元素组包括第一B元素、第二B元素、第三B元素、晶体管T7、晶体管T8和晶体管T9，所述像素单元中的第四行的元素组包括第四R元素、第五R元素、第六R元素、晶体管T10、晶体管T11和晶体管T12；

所述第一G元素分别与晶体管T4的漏极和晶体管T2的源极电连接，所述第二G元素分别与晶体管T5的漏极和晶体管T3的源极电连接，所述第三G元素分别与晶体管T6的漏极和晶体管T8的源极电连接，所述第一B元素分别与晶体管T7的漏极和晶体管T5的源极电连接，所述第二B元素分别与晶体管T8的漏极和晶体管T10的源极电连接，所述第三B元素分别与晶体管T9的漏极和晶体管T12的源极电连接，所述第一R元素与晶体管T1的漏极电连接，所述第二R元素与晶体管T2的漏极电连接，所述第三R元素与晶体管T3的漏极电连接，所述第四R元素与晶体管T10的漏极电连接，所述第五R元素与晶体管T11的漏极电连接，所述第六R元素与晶体管T12的漏极电连接，所述晶体管T1的源极、晶体管T4的源极和晶体管T7的源极均与外设的第一源极走线电连接，所述晶体管T1的栅极、晶体管T2的栅极和晶体管T3的栅极均与外设的第一级栅极走线电连接，所述晶体管T4的栅极和晶体管T5的栅极均与外设的第二级栅极走线电连接，所述晶体管T7的栅极和晶体管T6的栅极均与外设的第三级栅极走线电连接，所述晶体管T8的栅极和晶体管T9的栅极均与外设的第四级栅极走线电连接，所述晶体管T10的栅极、晶体管T11的栅极和晶体管T12的栅极均与外设的第五级栅极走线电连接，所述晶体管T6的源极、晶体管T9的源极和晶体管T12的源极均与外设的第二源极走线电连接。

进一步的，所述第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素均为类型相同的元素，所述第一G元素、第二G元素和第三G元素均为类型相同的元素，所述第一B元素、第二B元素和第三B元素均为类型相同的元素。

进一步的，第一行所述像素单元中的第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素的显示颜色均为红色，所述第一G元素、第二G元素和第三G元素的显示颜色均为绿色，所述第一B元素、第二B元素和第三B元素的显示颜色均为蓝色。

进一步的，所述第一源极走线与第二源极走线平行，相邻两级所述栅极走线之间相互平行，所述第一源极走线和第二源极走线均分别与五级栅极走线垂直。

由上述描述可知，第一源极走线与第二源极走线平行，相邻两级栅极走线之间相互平行，第一源极走线和第二源极走线均分别与五级栅极走线垂直，这样能够有效利用显示屏内部的布线空间，有利于提高显示屏的屏占比，同时显示效果也较佳。

请参照图1至图3，本实用新型的实施例一为：

请参照图1，一种显示屏的像素排列结构，包括四个沿竖直方向依次排列的像素组，每个所述像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的所述元素组构成一个像素单元，每个所述像素单元均分别与外设的第一源极走线1和第二源极走线2电连接，每个所述像素单元均通过五个相邻级的栅极走线分别与三个驱动电路电连接。

每个所述元素组均包括三个沿水平方向依次排列的元素，所述像素单元中的第一行的元素组中的三个元素均分别与外设的第一级栅极走线3和第一源极走线1电连接；

所述像素单元中的第二行的元素组中的第一列的元素分别与同一个像素单元所述中的第一行的元素组中的第二列的元素、外设的第二级栅极走线4和外设的第一源极走线1电连接，所述像素单元中的第二行的元素组中的第二列的元素分别与同一个像素单元中的第一行的元素组中的第三列的元素、同一个像素单元中的第三行的元素组中的第一列的元素和第二级栅极走线4电连接，所述像素单元中的第二行的元素组中的第三列的元素分别与同一个像素单元中的第三行的元素组中的第二列的元素、外设的第三级栅极走线5和外设的第二源极走线2电连接；

所述像素单元中的第三行的元素组中的第一列的元素分别与外设的第三级栅极走线5和外设的第一源极走线1电连接，所述像素单元中的第三行的元素组中的第二列的元素分别与同一个像素单元中的第四行的元素组中的第一列的元素和外设的第四级栅极走线6电连接，所述像素单元中的第三行的元素组中的第三列的元素分别与同一个像素单元中的第四行的元素组中的第二列的元素、外设的第四级栅极走线6和外设的第二源极走线2电连接；

所述像素单元中的第四行的元素组中的三个元素均与外设的第五级栅极走线7电连接，所述像素单元中的第四行的元素组中的第三列的元素与外设的第二源极走线2电连接；

所述第一级栅极走线3与第五级栅极走线7电连接且均与第一驱动电路电连接，所述第二级栅极走线4与第四级栅极走线6电连接且均与第二驱动电路电连接，所述第四级栅极走线6与第三驱动电路电连接。

所述第一驱动电路、第二驱动电路和第三驱动电路的结构相同，其具体电路结构均为常规的GIP驱动电路。

所述像素单元中的第一行的元素组包括第一R元素、第二R元素、第三R元素、晶体管T1、晶体管T2和晶体管T3，所述像素单元中的第二行的元素组包括第一G元素、第二G元素、第三G元素、晶体管T4、晶体管T5和晶体管T6，所述像素单元中的第三行的元素组包括第一B元素、第二B元素、第三B元素、晶体管T7、晶体管T8和晶体管T9，所述像素单元中的第四行的元素组包括第四R元素、第五R元素、第六R元素、晶体管T10、晶体管T11和晶体管T12；

所述第一G元素分别与晶体管T4的漏极和晶体管T2的源极电连接，所述第二G元素分别与晶体管T5的漏极和晶体管T3的源极电连接，所述第三G元素分别与晶体管T6的漏极和晶体管T8的源极电连接，所述第一B元素分别与晶体管T7的漏极和晶体管T5的源极电连接，所述第二B元素分别与晶体管T8的漏极和晶体管T10的源极电连接，所述第三B元素分别与晶体管T9的漏极和晶体管T12的源极电连接，所述第一R元素与晶体管T1的漏极电连接，所述第二R元素与晶体管T2的漏极电连接，所述第三R元素与晶体管T3的漏极电连接，所述第四R元素与晶体管T10的漏极电连接，所述第五R元素与晶体管T11的漏极电连接，所述第六R元素与晶体管T12的漏极电连接，所述晶体管T1的源极、晶体管T4的源极和晶体管T7的源极均与外设的第一源极走线1电连接，所述晶体管T1的栅极、晶体管T2的栅极和晶体管T3的栅极均与外设的第一级栅极走线3电连接，所述晶体管T4的栅极和晶体管T5的栅极均与外设的第二级栅极走线4电连接，所述晶体管T7的栅极和晶体管T6的栅极均与外设的第三级栅极走线5电连接，所述晶体管T8的栅极和晶体管T9的栅极均与外设的第四级栅极走线6电连接，所述晶体管T10的栅极、晶体管T11的栅极和晶体管T12的栅极均与外设的第五级栅极走线7电连接，所述晶体管T6的源极、晶体管T9的源极和晶体管T12的源极均与外设的第二源极走线2电连接。

所述第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素均为类型相同的元素，所述第一G元素、第二G元素和第三G元素均为类型相同的元素，所述第一B元素、第二B元素和第三B元素均为类型相同的元素。

第一行所述像素单元中的第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素的显示颜色均为红色，所述第一G元素、第二G元素和第三G元素的显示颜色均为绿色，所述第一B元素、第二B元素和第三B元素的显示颜色均为蓝色。

所述第一源极走线1与第二源极走线2平行，相邻两级所述栅极走线之间相互平行，所述第一源极走线1和第二源极走线2均分别与五级栅极走线垂直。

上述的显示屏的像素排列结构的具体实施为：

图1中所示像素排列结构为一个基础单元，显示屏其他位置的画素结构将按照此基础单元重复出现；

每一行的元素(亦可叫子画素)的显示颜色都是一样的，而在列方向上，上下相邻的子画素颜色不一样；

请参照图2，与R1子画素(下面直接用R1表示)与晶体管T1(下面直接用T1表示)的漏极连接，等电位，T1的源极与第一源极走线1(图中用Source1表示，下面直接用S1表示第一源极走线1)连接；与R2子画素(下面直接用R2表示)连接的晶体管T2(下面直接用T2表示)的源极与G1子画素(下面直接用G1表示)的画素电极相接，与G1相接的晶体管T4(下面直接用T4表示)的源极与S1相接，此时S1把R2所需的资料通过控制G1的T4传递给R2；与R3子画素(下面直接用R3表示)连接的晶体管T3(下面直接用T3表示)的源极与G2子画素(下面直接用G2表示)的画素电极相接，与G2相连的晶体管T5(下面直接用T5表示)的源极与B1子画素(下面直接用B1表示)的画素电极相接，此时S1把G2所需要的资料通过控制B1的晶体管T7(下面直接用T7表示)传递给G2，而R3需要S1把R3的资料传给G2后，G2通过控制T3传给R3，从而R3和G2子画素获得所对应的资料；与G3子画素(下面直接用G3表示)连接的T6(下面直接用T6表示)的源极与第二源极走线2(图中用Source2表示，下面直接用S2表示第二源极走线2)相连，G3的画素电极与B2的源极相接，B2的画素电极又与R4子画素(下面直接用R4表示)的源极相连，S2把B2所需要的资料通过控制T6传输给B2，而R4则需S1把R4的资料传递给B2后，B2再传递给R4，从而B2和R4获得所对应的资料；与B3子画素(下面直接用B3表示)相连的晶体管T9(下面直接用T9表示)的源极与S2相连，另外的T9的漏极则与B3的画素电极相连，B3的画素电极则与R5子画素(下面直接用R5表示)的源极相连，当R5需要传递资料时，S2先把R5所要的资料传递给B3的画素电极，B3的画素电极再把资料通过控制R5的晶体管T11(下面直接用T11表示)的源极传递给R5的画素电极，R5获得所需电压资料；与R6子画素(下面直接用R6表示)相连的晶体管T12(下面直接用T12表示)的源极与S2相接，T12的漏极与R6的画素电极相接，R6资料由S2直接传输。

本方案通过将Gate1(即第一级栅极走线3)和Gate5(即第五级栅极走线7)拉在一起，即Gate1和Gate5的Gate波形完全一样，它们同时打开同时关闭，将Gate2(即第二级栅极走线4)和Gate4(即第四级栅极走线6)拉在一起，Gate2和Gate4的Gate波形完全一样，使两者也同时打开同时关闭，Gate3(即第三级栅极走线5)单独一个Gate波形，这样做节省了显示屏的驱动电路，原来每条栅极走线是单独一个驱动电路，现在可以把两条栅极走线共用一个驱动电路，可使显示屏的左右边框变小，同时节约了驱动电路的成本，从而使得显示屏的整体成本降低。

Gate6(即第六级栅极走线)到Gate10(即第十级栅极走线)的晶体管与子画素的连接方式与Gate1到Gate5的一样，只不过每一行的子画素颜色与Gate1到Gate5之间的子画素颜色不是一一对应的，Gate11(即第十一级栅极走线)到Gate15(即第十五级栅极走线)的晶体管与子画素的连接方式与Gate1到Gate5的一样，区别在于子画素的颜色不是一一对应的，其他的结构完全与Gate1到Gate5的子画素连接方式一模一样，在此不做累述。由Gate1到Gate15的子画素及其特别的画素连接方式构成本方案的基础单元，在显示屏的其他位置将以此基础单元为基础展开，显示屏将由众多的基础单元构成。

本方案的显示屏的像素排列结构的工作原理为(可参照图3)：

各子画素配合特定的时序，在特定的时间点传输；

在T1时间段，Gate1～Gate5全打开，在S1上，由于Gate1、Gate2和Gate3都是打开的(即高电位)，即控制B1、G2和R3子画素的晶体管(即T7、T5和T3)为导通状态，S1把带有R3子画素的资料通过控制B1和G2子画素的晶体管(即T7和T5)及其子画素电极传输给R3子画素；在T1时刻B1、G2、G1、R1和R2子画素上的电压资料也是R3子画素的电压资料，后面会有准确的资料传输。

在T2时间段，Gate3为低电位，与Gate3连接的晶体管(包括T6和T7)为关闭状态，此时B1、G2和R3的子画素电极电位相同，R3子画素得到想要的资料，B1和G2子画素电极上是R3子画素的电压资料，B1和G2的子画素资料要在后续时序中才会被正确传输；Gate1和Gate2依然为高电位，相应的晶体管(即T1、T2和T3)为导通状态，S1把R2的资料通过T4及其画素电极传递给R2的源极，由于控制T2为导通状态，T2的源极直接将R2所需的电压资料传递给R2的画素电极，此时R2子画素的电极电压由T1时刻的R3资料电压变为正确的R2子画素的资料电压，R1上的子画素的资料电压由R3的子画素电压变为R2的子画素电压，G1的子画素电压为R2的子画素电压。

在T3时间段，Gate2和Gate3为低电位，相应的Gate2和Gate3上的晶体管(T4、T5、T6和T7)为关闭状态，G1和R2子画素的电位保持一致，R2子画素获得所需电压，此时只有Gate1是打开状态，Gate1上的晶体管(即T1、T2和T3)也为打开状态，S1直接通过控制T1传输R1的子画素资料。

在T4时间段，Gate1完全关闭，R1、R2和R3子画素上的电位保持其所需要的正确电压，Gate2和Gate3为高电位，此时B1、G1和G2子画素上都为G2子画素的电压资料，G2子画素获得其所需要的电压资料；而G1的子画素电压由T3时刻的R2的子画素电压变为G2的子画素电压资料。

在T5时间段，Gate3关闭，G2和B1的子画素电压保持为G2的子画素电压资料，由于在T5时刻只有Gate2打开，S1直接将G1的子画素资料传输给G1的子画素电极；G1的子画素电压由T4时刻的G2的子画素电压资料变为正确的所需要的G1的子画素电压资料。

在T6时间段，Gate1、Gate2和Gate3为低电位，相应的晶体管(即T1、T2、T3、T4、T5、T6和T7)为关闭状态，S1直接将B1的子画素电压资料传输给B1。

以上时序为S1对应的子画素电压资料传输时序，S2上的传输原理与S1上的类似，以下介绍S2上的子画素资料传输：

在T1时间段，Gate1～Gate5全打开，在S2上，由于Gate3、Gate4和Gate5都是打开的(即高电位)，即控制G3、B2和R4子画素的晶体管(即T6、T8和T10)为导通状态，S1把带有R4子画素的资料通过控制G3和B2子画素的晶体管及其子画素电极传输给R4子画素；在T1时刻，G3、B2、B3、R5和R6子画素上的电压资料也是R4子画素的电压资料，后面会有准确的资料传输。

在T2时间段，Gate3为低电位，Gate3上的晶体管(即T6和T7)为关闭状态，此时G3、B2和R4的子画素电极电位相同，R4子画素得到想要的资料，G3和B2子画素电极上是R4子画素的电压资料，G3和B2的子画素资料要在后续时序中才会被正确传输；在T2时刻，Gate4和Gate5依然为高电位，相应的晶体管为导通状态，S2把R5的资料通过T9及其画素电极传递给T11的源极，由于控制T11为导通状态，T11的源极直接将R5所需的电压资料传递给R5的画素电极，此时R5子画素的电极电压由T1时刻的R4的资料电压变为正确的R5的子画素资料电压，R6上的子画素资料电压由R4的子画素电压变为R5的子画素电压，B3上为R5的子画素电压。

在T3时间段，Gate3和Gate4为低电位，相应的Gate3和Gate4上的晶体管(即T6、T7、T8和T9)为关闭状态，B3和R5子画素的电位保持一致，R5子画素获得所需电压，此时只有Gate5是打开状态，Gate5上的晶体管(即T10、T11和T12)也为打开状态，S2直接通过控制T12传输R6的子画素资料。

在T4时间段，Gate5完全关闭，R4、R5和R6子画素上的电位保持其所需要的正确电压，Gate3和Gate4为高电位，此时B2、B3和G3子画素上都为B2子画素的电压资料，B2子画素获得其所需要的电压资料；而B3的子画素电压由T3时刻的R5的子画素电压变为B2的子画素电压资料，G3的子画素电压由T1时刻的R4的子画素电压变为B2的子画素电压资料。

在T5时间段，Gate3和Gate4均关闭(即低电位)，G3子画素电压保持为B2子画素的电压资料，由于在T5时刻只有Gate4打开，S2直接将B3的子画素资料传输给B3的子画素电极，B3的子画素电压由T4时刻的B2的子画素电压资料变为正确的所需要的B3的子画素电压资料。

在T6时间段，Gate4和Gate5为低电位，相应的Gate4和Gate5上的晶体管(即T8、T9、T10、T11和T12)均为关闭状态，S2直接将G3子画素的电压资料传输给G3的子画素电极，G3子画素由T4时刻的B2的子画素电压资料变为正确所需的G3的子画素电压资料。

综上所述，本实用新型提供的一种显示屏的像素排列结构，通过设置四个沿竖直方向依次排列的像素组，每个像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的元素组构成一个像素单元，这样使得显示屏源极走线的数量大大减少，与普通的显示屏相比，本方案设计的显示屏的源极走线的数量只为普通的2/9，这样不仅能够缩小显示屏的下边框，而且还降低了显示屏内部的IC芯片的功耗，减少了制作成本，提高了屏占比，同时显示效果也较佳。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (6)

1.一种显示屏的像素排列结构，其特征在于，包括四个沿竖直方向依次排列的像素组，每个所述像素组均包括三个沿竖直方向依次排列且类型不同的元素组，每四个沿竖直方向依次排列的所述元素组构成一个像素单元，每个所述像素单元均分别与外设的第一源极走线和第二源极走线电连接，每个所述像素单元均通过五个相邻级的栅极走线分别与三个驱动电路电连接。

2.根据权利要求1所述的显示屏的像素排列结构，其特征在于，每个所述元素组均包括三个沿水平方向依次排列的元素，所述像素单元中的第一行的元素组中的三个元素均分别与外设的第一级栅极走线和第一源极走线电连接；

所述像素单元中的第二行的元素组中的第一列的元素分别与同一个像素单元所述中的第一行的元素组中的第二列的元素、外设的第二级栅极走线和外设的第一源极走线电连接，所述像素单元中的第二行的元素组中的第二列的元素分别与同一个像素单元中的第一行的元素组中的第三列的元素、同一个像素单元中的第三行的元素组中的第一列的元素和第二级栅极走线电连接，所述像素单元中的第二行的元素组中的第三列的元素分别与同一个像素单元中的第三行的元素组中的第二列的元素、外设的第三级栅极走线和外设的第二源极走线电连接；

所述像素单元中的第三行的元素组中的第一列的元素分别与外设的第三级栅极走线和外设的第一源极走线电连接，所述像素单元中的第三行的元素组中的第二列的元素分别与同一个像素单元中的第四行的元素组中的第一列的元素和外设的第四级栅极走线电连接，所述像素单元中的第三行的元素组中的第三列的元素分别与同一个像素单元中的第四行的元素组中的第二列的元素、外设的第四级栅极走线和外设的第二源极走线电连接；

所述像素单元中的第四行的元素组中的三个元素均与外设的第五级栅极走线电连接，所述像素单元中的第四行的元素组中的第三列的元素与外设的第二源极走线电连接；

所述第一级栅极走线与第五级栅极走线电连接且均与第一驱动电路电连接，所述第二级栅极走线与第四级栅极走线电连接且均与第二驱动电路电连接，所述第四级栅极走线与第三驱动电路电连接。

3.根据权利要求2所述的显示屏的像素排列结构，其特征在于，所述像素单元中的第一行的元素组包括第一R元素、第二R元素、第三R元素、晶体管T1、晶体管T2和晶体管T3，所述像素单元中的第二行的元素组包括第一G元素、第二G元素、第三G元素、晶体管T4、晶体管T5和晶体管T6，所述像素单元中的第三行的元素组包括第一B元素、第二B元素、第三B元素、晶体管T7、晶体管T8和晶体管T9，所述像素单元中的第四行的元素组包括第四R元素、第五R元素、第六R元素、晶体管T10、晶体管T11和晶体管T12；

所述第一G元素分别与晶体管T4的漏极和晶体管T2的源极电连接，所述第二G元素分别与晶体管T5的漏极和晶体管T3的源极电连接，所述第三G元素分别与晶体管T6的漏极和晶体管T8的源极电连接，所述第一B元素分别与晶体管T7的漏极和晶体管T5的源极电连接，所述第二B元素分别与晶体管T8的漏极和晶体管T10的源极电连接，所述第三B元素分别与晶体管T9的漏极和晶体管T12的源极电连接，所述第一R元素与晶体管T1的漏极电连接，所述第二R元素与晶体管T2的漏极电连接，所述第三R元素与晶体管T3的漏极电连接，所述第四R元素与晶体管T10的漏极电连接，所述第五R元素与晶体管T11的漏极电连接，所述第六R元素与晶体管T12的漏极电连接，所述晶体管T1的源极、晶体管T4的源极和晶体管T7的源极均与外设的第一源极走线电连接，所述晶体管T1的栅极、晶体管T2的栅极和晶体管T3的栅极均与外设的第一级栅极走线电连接，所述晶体管T4的栅极和晶体管T5的栅极均与外设的第二级栅极走线电连接，所述晶体管T7的栅极和晶体管T6的栅极均与外设的第三级栅极走线电连接，所述晶体管T8的栅极和晶体管T9的栅极均与外设的第四级栅极走线电连接，所述晶体管T10的栅极、晶体管T11的栅极和晶体管T12的栅极均与外设的第五级栅极走线电连接，所述晶体管T6的源极、晶体管T9的源极和晶体管T12的源极均与外设的第二源极走线电连接。

4.根据权利要求3所述的显示屏的像素排列结构，其特征在于，所述第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素均为类型相同的元素，所述第一G元素、第二G元素和第三G元素均为类型相同的元素，所述第一B元素、第二B元素和第三B元素均为类型相同的元素。

5.根据权利要求4所述的显示屏的像素排列结构，其特征在于，第一行所述像素单元中的第一R元素、第二R元素、第三R元素、第四R元素、第五R元素和第六R元素的显示颜色均为红色，所述第一G元素、第二G元素和第三G元素的显示颜色均为绿色，所述第一B元素、第二B元素和第三B元素的显示颜色均为蓝色。

6.根据权利要求1所述的显示屏的像素排列结构，其特征在于，所述第一源极走线与第二源极走线平行，相邻两级所述栅极走线之间相互平行，所述第一源极走线和第二源极走线均分别与五级栅极走线垂直。

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