CN211787082U - 一种基于r7f0c004m2dfb的数据存储电路 - Google Patents
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Abstract
本实用新型的提供一种基于R7F0C004M2DFB的数据存储电路。电源P1经过防反接二极管D1后到电压稳压器芯片U1输出3.3V经过滤波电容C1、C2、C5给单片机U2供电。系统上电后通过RC电路R2、C4给单片机U2复位；同时晶振电路X1、R1、C6、C7开始为单片机U2提供精确的时钟信号32.768KHz。单片机U2的FLASH_CTL管脚输出低电平后Q1导通，Q1的发射极输出3.3V电源后经过滤波电容C3给数据存储芯片U3供电。本实用新型电路设计简单，功耗低，以少量的元器件实现对表具数据的存储，节省了PCB面积有利于设备的小型化，降低了原材料成本。
Description
技术领域
本实用新型属于仪表智能控制技术领域,涉及表具的数据存储电路。
背景技术
随着微处理器,物联网技术发展，很多设备都具备数据存储能力，仪表电子产品也不例外。此处存储芯片选择GD25VQ80CSIG，它与主芯片之间通过SPI通讯。SPI通讯是一种高速全双工同步的通讯方式，且只占四根线，节约了芯片管脚，四根线分别是数据输入线MOSI、数据输出线MISO、时钟线CLK、选择线CS、读写WP。因此设计了一种基于R7F0C004M2DFB的数据存储电路。
发明内容
针对现有技术中存在的不足，本实用新型的提供一种基于 R7F0C004M2DFB的数据存储电路。
本实用新型包括单片机U2、晶振X1、第一二极管D1、电压稳压器芯片U1、电源P1、限制震荡幅度电阻R1、第二电阻R2、第三电阻 R3、第一滤波电容C1、第二滤波电容C2、第三滤波电容C3、第四滤波电容电容C4、第五滤波电容C5、第一谐振电容C6、第二谐振电容 C7、三极管Q1、数据存储芯片U3。
电源P1的第一脚与第一二极管D1的正极相连，电源P1的第二脚接地；第一二极管D1的负极和电压稳压器芯片U1的输入管脚(第二脚)相连；第一滤波电容C1的一端连接电压稳压器芯片U1的输出管脚(第三脚)和第二滤波电容C2的一端；电压稳压器芯片U1的第一管脚、第一滤波电容C1的另一端和第二滤波电容C2的另一端接地；单片机U2的第18脚连接第五滤波电容C5的一端后连接3.3V电源，第五滤波电容C5的另一端接地；单片机U2的第17脚接地；单片机 U2的第10脚连接第二电阻R2的一端后与第四滤波电容C4的一端相连，第二电阻R2另一端接3.3V电源，第四滤波电容C4的另一端接地；单片机U2的第11脚接限制震荡幅度电阻R1的一端，晶振X1的一端连接限制震荡幅度电阻R1的另一端和第一谐振电容C6的一端；晶振X1的另一端与第二谐振电容C7的一端连接后接单片机U2的12 脚；第一谐振电容C6的另一端和第二谐振电容C7的另一端接地。单片机第72管脚接第三电阻R3的一端，第三电阻R3的另一端接三极管Q1的基极，三极管Q1的集电极接3.3V电源，三极管Q1的发射极连接第三滤波电容C3的一端后与数据储存芯片U3的第7、8脚相连，第三滤波电容C3的另一端接地。单片机U2的第73管脚接数据储存芯片U3的第5管脚，单片机U2的第74管脚接数据储存芯片U3的第 6管脚，单片机U2的第75管脚接数据储存芯片U3的第1管脚，单片机U2的第76管脚接数据储存芯片U3的第2管脚，单片机U2的第 77管脚接数据储存芯片U3的第3管脚，数据储存芯片U3的第4管脚接地。
单片机采用型号为R7F0C004M2DFB芯片。
电压稳压器芯片U1采用型号为S-1206B33-U3T1G。
数据储存芯片U3采用型号为GD25VQ80CSIG。
本实用新型电路设计简单，功耗低，以少量的元器件实现对表具数据的存储。节省了PCB面积有利于设备的小型化，降低了原材料成本。
附图说明
图1为本实用新型电路图。
具体实施方式
为详细说明本实用新型的技术内容、构造特点、所实现的效果，以下结合实施方式并配合附图详细说明。
如图1所示，本实用新型包括单片机U2、晶振X1、第一二极管 D1、电压稳压器芯片U1、电源P1、限制震荡幅度电阻R1、第二电阻 R2、第三电阻R3、第一滤波电容C1、第二滤波电容C2、第三滤波电容C3、第四滤波电容电容C4、第五滤波电容C5、第一谐振电容C6、第二谐振电容C7、三极管Q1、数据存储芯片U3。
电源P1的第一脚与第一二极管D1的正极相连，电源P1的第二脚接地；第一二极管D1的负极和电压稳压器芯片U1的输入管脚(第二脚)相连；第一滤波电容C1的一端连接电压稳压器芯片U1的输出管脚(第三脚)和第二滤波电容C2的一端；电压稳压器芯片U1的第一管脚、第一滤波电容C1的另一端和第二滤波电容C2的另一端接地；单片机U2的第18脚连接第五滤波电容C5的一端后连接3.3V电源，第五滤波电容C5的另一端接地；单片机U2的第17脚接地；单片机 U2的第10脚连接第二电阻R2的一端后与第四滤波电容C4的一端相连，第二电阻R2另一端接3.3V电源，第四滤波电容C4的另一端接地；单片机U2的第11脚接限制震荡幅度电阻R1的一端，晶振X1的一端连接限制震荡幅度电阻R1的另一端和第一谐振电容C6的一端；晶振X1的另一端与第二谐振电容C7的一端连接后接单片机U2的12 脚；第一谐振电容C6的另一端和第二谐振电容C7的另一端接地。单片机第72管脚接第三电阻R3的一端，第三电阻R3的另一端接三极管Q1的基极，三极管Q1的集电极接3.3V电源，三极管Q1的发射极连接第三滤波电容C3的一端后与数据储存芯片U3的第7、8脚相连，第三滤波电容C3的另一端接地。单片机U2的第73管脚接数据储存芯片U3的第5管脚，单片机U2的第74管脚接数据储存芯片U3的第 6管脚，单片机U2的第75管脚接数据储存芯片U3的第1管脚，单片机U2的第76管脚接数据储存芯片U3的第2管脚，单片机U2的第 77管脚接数据储存芯片U3的第3管脚，数据储存芯片U3的第4管脚接地。
单片机采用型号为R7F0C004M2DFB芯片。
电压稳压器芯片U1采用型号为S-1206B33-U3T1G。
数据储存芯片U3采用型号为GD25VQ80CSIG。
工作过程：电源P1提供一个3.6V的电源，经过防反接二极管 D1后到电压稳压器芯片U1输出3.3V经过滤波电容C1、C2、C5给单片机U2供电。系统上电后通过RC电路R2、C4给单片机U2复位；同时晶振电路X1、R1、C6、C7开始为单片机U2提供精确的时钟信号 32.768KHz，单片机一切指令的执行都建立在这个基础上。单片机U2 的FLASH_CTL管脚输出低电平后Q1导通，Q1的发射极输出3.3V电源后经过滤波电容C3给数据存储芯片U3供电，单片机U2通过管脚 FLASH_MOSI、FLASH_MISO、FLASH_WP、FLASH_CS、FLASH_CLK分别与数据存储芯片实现数据输入、数据输出、读写、片选、时钟功能。
Claims (2)
1.一种基于R7F0C004M2DFB的数据存储电路，其特征在于，包括单片机U2、晶振X1、第一二极管D1、电压稳压器芯片U1、电源P1、限制震荡幅度电阻R1、第二电阻R2、第三电阻R3、第一滤波电容C1、第二滤波电容C2、第三滤波电容C3、第四滤波电容电容C4、第五滤波电容C5、第一谐振电容C6、第二谐振电容C7、三极管Q1、数据存储芯片U3；
电源P1的第一脚与第一二极管D1的正极相连，电源P1的第二脚接地；第一二极管D1的负极和电压稳压器芯片U1的输入管脚相连；第一滤波电容C1的一端连接电压稳压器芯片U1的输出管脚和第二滤波电容C2的一端；电压稳压器芯片U1的第一管脚、第一滤波电容C1的另一端和第二滤波电容C2的另一端接地；单片机U2的第18脚连接第五滤波电容C5的一端后连接3.3V电源，第五滤波电容C5的另一端接地；单片机U2的第17脚接地；单片机U2的第10脚连接第二电阻R2的一端后与第四滤波电容C4的一端相连，第二电阻R2另一端接3.3V电源，第四滤波电容C4的另一端接地；单片机U2的第11脚接限制震荡幅度电阻R1的一端，晶振X1的一端连接限制震荡幅度电阻R1的另一端和第一谐振电容C6的一端；晶振X1的另一端与第二谐振电容C7的一端连接后接单片机U2的12脚；第一谐振电容C6的另一端和第二谐振电容C7的另一端接地；单片机第72管脚接第三电阻R3的一端，第三电阻R3的另一端接三极管Q1的基极，三极管Q1的集电极接3.3V电源，三极管Q1的发射极连接第三滤波电容C3的一端后与数据储存芯片U3的第7、8脚相连，第三滤波电容C3的另一端接地；单片机U2的第73管脚接数据储存芯片U3的第5管脚，单片机U2的第74管脚接数据储存芯片U3的第6管脚，单片机U2的第75管脚接数据储存芯片U3的第1管脚，单片机U2的第76管脚接数据储存芯片U3的第2管脚，单片机U2的第77管脚接数据储存芯片U3的第3管脚，数据储存芯片U3的第4管脚接地。
2.根据权利要求1所述的一种基于R7F0C004M2DFB的数据存储电路，其特征在于，单片机采用型号为R7F0C004M2DFB芯片；电压稳压器芯片U1采用型号为S-1206B33-U3T1G；数据储存芯片U3采用型号为GD25VQ80CSIG。
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